【求助】这样的verilog语句为什么不行？

baibingwei

在quartus中写如下的代码：
, Y. S: W* k* ymodule test(go,out);
input go;
& k* x/ ~' D& N) r$ ?* j' C1 goutput out;
wire out;
reg out1;
) ^' z. u2 L0 D  L7 X2 Passign out=out1;
always @(negedge go)
9 q( F5 b- A1 ~/ O- pbegin
   out1=1'b1;   
! P# E9 e6 b6 D& e4 A! x   #10 out1=1'b0;  
end
endmodule
7 c' Q& v; j' C. V  {然后新建波形测试文件，设置go信号为几个方波，按道理说，out应该有变化，但是仿真结果，out没有任何变化。本人初学，各位高手帮忙啊。。。。

xiudaojun

我的理解是这样的：在FPGA里是并行运行的，所以在always里的语句都是并行的，因此#10 out1=1'b0;这句应该是被忽略掉了。

wj5406

你的out是输出  怎么能用wire out呢
9 \) d& ]! A1 \& y' R% g. L应该是reg out；

Jansen

你的写法错误了吧！设计文件中不支持你的延迟信息的，你写的是不可综合的，