TA的每日心情 | 开心
2020-7-28 15:35 |
|---|
签到天数: 2 天 [LV.1]初来乍到
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前
$ G2 r1 [& w* B没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题:信号完整0 M- c- L$ n$ f4 [
性。早一天遇到，对你来说是好事。
4 h% f. f4 w; }' w, j/ Q在过去的低速时代，电平跳变时信号.上升时间较长，通常几个ns。器件间的互连线( v. a+ D% S; n
不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出
4 {( t( S3 G3 M# c) q" V开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性
6 W; w5 X; C( J! I6 u0 e问题。另外，对低功耗追求使得内核电压越来越低，1.2v 内核电压已经很常见了。因此系统0 @) f3 ~- G" y# P: C
能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。# N( ]) B$ L- ]9 [4 w" p# r( `
广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连9 y* g K M0 `% C7 c
线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主* ^# U5 r( O ^4 ?
要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、( M, w& u4 a+ S
地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。, S$ |( u9 [4 @9 q0 l0 K' n
信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如
9 Q ]8 {0 e& `; W D8 ]8 l果采用了信号.上升时间很小的IC芯片，现有设计也将处于临界状态或者停止工作。
0 I4 E. ]( @- g; P0 G7 m$ D下面谈谈几种常见的信号完整性问题。& ]) k' {% [* U6 B: ~: S" k
反射:$ o$ d) k0 ?5 F7 p8 N4 ~ f' ?, j( P
图1显示了信号反射引起的波形畸变。看起来就像振铃，拿出你制作的电路板，测2 A, L' C6 X$ d3 i; \: }2 p
- -测各种信号，比如时钟输出或是高速数据线输出，看看是不是存在这种波形。如果有，那2 {* V x4 U8 e" Y4 F% b, i: u
么你该对信号完整性问题有个感性的认识了，对，这就是一种信号完整性问题。
& S/ C* z N) m: ^很多硬件工程师都会在时钟输出信号上串接-一个小电阻，至于为什么，他们中很多
; s+ O6 \9 S% F0 |人都说不清楚，他们会说，很多成熟设计上都有，照着做的。或许你知道，可是确实很多人
2 j/ ]$ S% n; ]* K3 n' `: F说不清这个小小电阻的作用，包括很多有了三四年经验的硬件工程师，很惊讶么?可这确实! \6 [. w2 E5 d/ l9 _
是事实，我碰到过很多。其实这个小电阻的作用就是为了解决信号反射问题。而且随着电阻
! ]$ `0 T# C6 V5 f4 ]9 z的加大，振铃会消失，但你会发现信号上升沿不再那么陡峭了。这个解决方法叫阻抗匹配，
6 U& R& J7 S0 T/ @2 A" Z! _0 T奥，对了，一定要注意阻抗匹配，阻抗在信号完整性问题中占据着极其重要的地位。
9 \3 q" W6 X9 X3 f" v! @* J/ h3 t6 ] w6 j8 }- I& q1 x1 \- T! Y9 k& Q: [ h
2 e+ e9 g8 T# h& {7 F |
|
/1 
发表于 2020-3-11 10:54
收藏
淘帖
支持！
反对！
发表于 2020-3-14 17:26
