MAX_10_FPGA_信号完整性设计指南

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如果不解决进出FPGA的信号的完整性问题，那么当今复杂的FPGA系统设计就是不完整的。同步
, [& }8 X% ~- r5 s开关噪声(SSN)所导致的信号失真通常会致使信号完整性降低，从而降低系统的噪声容限。
  x! I" Y0 N% P: @3 l为避免信号完整性的问题，Intel 建议您遵循MAX@ 10器件的设计考量，I/O 布局指南和电路板设
- o0 y& w3 |  U. n: ~, ~计指南，包括:
1/O布局规则
1 X& Q0 C. |. I& W8 q4 H0 }电压参考I/0标准
& H6 }- {. F- ^- t3 k高速LVDS,锁相环(PLL)和时钟
外部存储器接口
  _. b. e5 _% k$ L! Q模拟到数字转换器
Intel建议在PCB布局前，在您的FPGA设计中提前执行SSN分析。
0 u) Z( X+ k: @) }2 Q" _定义
( m5 [$ K3 h* W& A, }+ g) a本章节所使用的术语包括:
Aggressor:导致victim I/O管脚噪声的输出或双向信号
PDN:电源分配网络
QH:管脚上的静高电平信号
( u5 }/ y4 c; qQHN:管脚上的静高噪声,以伏特测量
QL:管脚上的静低电平信号
5 G6 p6 C* q) f# n; d4 UQLN:管脚上的静低噪声,以伏特测量
SI:信号完整性(SSN的超集,涵盖所有噪声源)
SSN:同步开关噪声
' H" R# Z* b* z3 G5 D8 b2 n! nSso:同步开关输出(输出或者双向管脚)
/ {3 w# I" z" y+ o●Victim: SSN分析期间被分析的输入、输出或双向管脚。在SSN分析期间,每个管脚都被作为
个victim进行分析。如果管脚为输出或双向管脚，那么相同的管脚用作其它管脚的
+ a. J, x$ u  G; @6 O0 g; t% Qaggressor信号。

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6 ]) ]% B* z/ ~( \8 w& Y; W

道法自然

同步!所导致的信号失真通常会致使信号完整性降低，从而降低系统的噪声容限。这个说的很对！！

vivianwu0317

同步

tiangongbigao

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larryfarn

kankan
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