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RapidlO背板信号完整性测试方法
/ y! \, z9 A8 G, A. G' v时间指标，引起信号完整性问题的主要因素包括了
+ D m. {9 B- _- r6 a; |8 J1引言 Q+ {$ O; S* y2 g
反射、延迟、串扰、开关噪声、电磁干扰等。
7 A1 Z3 e8 D6 U: p$ |; M1 n' f随着集成电路工艺技术的发展，时钟频率、 数字
, t) e) x2 l4 P& W4 q, wRapidIO总线是目前高性能嵌入式系统最常用& j: q1 b0 |5 s0 J" }3 e& R. [/ ~: K& }
电路的速率不断提高，对 于传输速率达到每秒几百
& S, w! ]! _: H( X; ]的系统总线之- -,可实现芯片级、 电路板级、 跨背板
4 [! V0 u. p2 S' f! F+ _1 D: s兆比特甚至吉比特的高速数字信号，其 有效频谱已
' {( F, k/ t4 z# r: C& u2 k的多板级互联， 串行RapidIO总线速率高达/ x0 T7 P/ J" G! Z
1.25~5 s7 G& }5 ]4 ?1 @
经扩展到微波甚至毫米波频段,信号体现出明显的
! E3 s/ y4 S) Q6.25 Gbit/s,信号上升沿已经小于 0. 1 ns,属于高速3 \' V# I9 n) o
信号范畴。同时, 越来越多的分布式处理系统采用
9 } z! f' ^: B* x' ?) H波特性。速率的提高意味着信号边沿( 上升沿/下降/ \5 o1 y6 k: Q% ~
背板实现多个处理 节点间的RapidlO 信号互联，因
; ]9 p. z/ j# T6 Y5 p" Y沿)变化越来越快。-般来讲,如果信 号在信号线中6 D1 a( B( m) P. O# ~+ p
此背板设计的好坏，也会从- -定程度上对信号完整
3 M5 q, g, e0 `# l6 T" Q* M: T的传播延迟大于1/6 倍信号驱动端的上升时间，则8 a* [) l6 ^8 d/ V" W, K
性产生影响。 a% w4 g: S6 p/ s# c' ^
认为该类信号属于高速信号,应采用 微波领域中的
b% _7 n2 W( ^信号完整性问题的研究目前已经取得了大量成
8 U! K( a/ d/ ]" `3 S7 B0 T传输线理论对信号传输特性进行分析。信号完整性& k8 e, h, Y6 s& J& \
果,文献[1- 3] 对高速信号的信号完整性进行了介, w' z/ l6 |* N, _% J) X+ e
(Signal Integrity, SI)是指在信号传输线上的信号 质2 F+ e; i; Q1 {
绍,对引起信号完整性问题的原因进行了分析& K9 N& X; L7 l0 ]" J/ Q- s' c# Z6 X `
;文献7 D+ C$ |3 L1 s# I
量,在分层传输模型中属于物理电气层范畴。良好2 `1 @( E& {# B3 ^% T: q
[4]以每秒吉比特的传输速率下跨背板的互联情况
3 `& f- K: j7 r6 |; ?* T9 L* t的信号完整性是指信号必须达到相应的电压电平和
8 \3 D: u8 @; p2 Y+ S为例，分析了引起信号完整性问题的反射、, W: w a( }7 S
. i, U B* a$ Q0 B1 q& A3 p
- n! Y; h% N1 P) W
* s+ O) L T e
6 m; b3 p- T; B) j+ y) X X$ B |
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发表于 2020-3-5 08:49
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