synplify pro综合出的edif文件可以用布局布线工具布线吗？

mengzhuhao

synplify pro综合出的edif文件可以用布局布线工具布线吗？
不太清楚最终的过程是怎样的
/ |9 W* T$ N" U/ \; m先拿仿真器波形仿真
2 N, q( R3 b. h0 ]0 D0 v) o然后用synplify pro综合出网表？
4 s) e/ }5 r' {) \7 I. ^8 D2 m然后把网表导入到布线工具里面？最后实现layout？

SHADOW

  这个不了解！

mengzhuhao

原帖由 alooha 于 2007-10-16 08:44 发表
& p1 p6 Q. j6 [! |Edif文件相当于芯片的网表，你说的布局布线是指FPGA的布局布线吗？这个好像跟板级的PCB设计没有直接联系哦。

不是FPGA
8 I& N* w/ M$ n4 i" ^  W' Y如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可

2 }; ?8 B& c/ {$ r) _. R是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

mengzhuhao

原帖由 mengzhuhao 于 2007-10-16 17:27 发表
不是FPGA
. s6 ~; u) g# L  c如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可

是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

/ Y; S$ [2 k( h3 D+ L* W- W+ g6 f6 S这样可以最终综合出版图文件吗？

mengzhuhao

原帖由 alooha 于 2007-10-16 17:35 发表
3 ^* I) W% [- f) U$ H5 H这个应该用Cadence对应的IC设计工具才行吧，Allegro应该是不能直接导入。

这个和allegro没有任何关系
因为上面我说的是vhdl或者verilog hdl综合出来的
7 R6 }* c# x9 r9 S这些都是微观电路级别的，和cmos电路ttl电路可能相关

1 `+ O$ V4 z, d4 }  y; k" P. S6 t
* L/ ], B: ^, L4 G7 x所以allegro当然就不会支持了