synplify pro综合出的edif文件可以用布局布线工具布线吗？

mengzhuhao

synplify pro综合出的edif文件可以用布局布线工具布线吗？
- V$ \" Y' ~; Z9 {; ?6 _/ R: ]不太清楚最终的过程是怎样的
$ ?; K& C/ K! x8 Q先拿仿真器波形仿真
然后用synplify pro综合出网表？
) ~4 F, ?. J; x. ^; e, I' }8 O  I然后把网表导入到布线工具里面？最后实现layout？

SHADOW

  这个不了解！

mengzhuhao

原帖由 alooha 于 2007-10-16 08:44 发表
5 `7 t. [0 c" b5 BEdif文件相当于芯片的网表，你说的布局布线是指FPGA的布局布线吗？这个好像跟板级的PCB设计没有直接联系哦。

不是FPGA
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
  w2 [( |6 S3 G! O, F$ D  L$ z
7 @6 W$ }3 h# K/ q) r是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

mengzhuhao

原帖由 mengzhuhao 于 2007-10-16 17:27 发表
不是FPGA
6 M$ k- @' M+ M& u+ \. X如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
+ f0 B2 J" G& k% v2 A2 Z# y
7 l6 e, V* ]/ H! s/ w' O0 H/ A是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

! @* L1 @; G7 C% N+ h这样可以最终综合出版图文件吗？

mengzhuhao

原帖由 alooha 于 2007-10-16 17:35 发表
6 a1 }3 y" k# D: `, E2 U这个应该用Cadence对应的IC设计工具才行吧，Allegro应该是不能直接导入。

这个和allegro没有任何关系
因为上面我说的是vhdl或者verilog hdl综合出来的
) h8 Z5 x  u3 H( e! i1 E这些都是微观电路级别的，和cmos电路ttl电路可能相关
/ O. W. q$ ~* [8 X

5 k  P, I; g( J) u0 A% h$ Y所以allegro当然就不会支持了