全字数字IC笔记

Ferrya

全字数字IC笔记

( }3 t( c$ Z- y1 m9 |" o/ E一（10分）：x,y,z位宽为8bit，c位宽为4bit，a=1’b1;b=8’h12;如果c=~a;&nBSP; x=b+{~a}; y=b+~a;  z=b+c;则x,y,z用2进制数表示分别是多少？
: Z) n/ p8 X2 a0 \1 Y' K! g二（10分）用基本门电路（与，或，非）画出2个bit的数据相加的加法器。
三（10分）请阐述下PVT三项因素对数字电路的影响
- a6 a! @6 C- q% t9 y# i) V四：（10分）下面一段组合逻辑，改错
module  select(sel,a,b,c,out);
input  [1:0]  sel;
input  [1:0]  a,b,c;
+ l9 ^; ~( @0 [: Aoutput [2:0]  out;
- C, G( n6 z1 M) a8 j; b" zreg    [2:0]  out;
always @(a,b,c)
! t) L6 H0 w- Z3 \6 u( `: m       if(sel==2’b00)
, u1 T' h; r7 U0 d              out=a+b;
       else  if(sel[1])
! a: N- G/ Q" }, G8 z" p                     out=b+c;
. ^( d: h0 ]* t. `& eendmodule
五：（15分）请判断以下概述是否正确，并针对错误描述简述原因
' L) i# x1 i  S: w9 v+ g1：数字电路设计中竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路滤除
2：如果DFF的Hold时间不满足，通常可以通过降低时钟运行速度来解决
3：DFF的setup时间是根据DFF与DFF之间的时序路径分析出来的，把时钟变慢可以有效增加DFF的setup时间
4：同步电路和异步电路区分的主要方式是看是否使用的同一个时钟
5.异步reset信号因为和时钟是异步的，因此不需要加时序约束
1 S# P* H6 F( N% \4 `六（15分）现有如下电路，信号A，B，C都是1bit信号，假设一级门延时为0.5ns，组合逻辑L1、L2的延时分别为5级门延时、7级门延时（注：不可拆分）；各DFF的延时，Setup和Hold时间都是相当于1级门延时；如果D和E等其他路径为非关键路径，请问：该电路最高速度为多少？如果该电路设计目标分别是200MHz，该如何修改电路？

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同步电路和异步电路区分的主要方式是看是否使用的同一个时钟,这点很重要，不然会出大问题的