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华为Verilog约束
" B4 Y6 d) t! P& u第1部分：命令规则 3 n' `8 e3 d$ h R( ]
每个文件只包含一个module，module名要小写，并且与文件名保持一致" R+ K& r9 p% H7 \6 P, W
除parameter外，信号名全部小写，名字中的两个词之间用下划线连接
7 `) t" O6 X, U) S* q由parameter定义的常量要求全部字母大写，自己定义的参数、类型用大写标识
7 H6 O5 P. q, I% G推荐用parameter来定义有实际意义的常数，包括单位延时、版本号、板类型、单! v$ {7 N f, l% d, X8 u# [9 Y) ~
板在位信息、LED亮灯状态、电源状态、电扇状态等
9 r! l& N/ D6 |7 L信号名长度不超过20字符
6 n: ^2 m+ `) W0 X3 h避免使用Verilog和VHDL保留字命令% j) d6 A) u! E7 _- |0 N
建议给信号名添加有意义的前缀或后缀，命名符合常用命名规范（_clk 或clk_表, Z0 ^# _+ q! {# [
示时钟， n表示低电平有效， z表示三态信号， en表示使能控制，rst 表示复位
. b+ P, b& j9 z6 U& m( d$ @; J保持缩写意义在模块中的一致性
. m# M- D' S6 |/ b, |2 U* `6 q同一信号在不同层次应该保持一致性
$ T$ i% I; D1 |! I; W7 V
: V) Z3 ]3 u9 m" W6 Y4 q2 n+ E: P! L
# C) a7 j3 q6 W, h' J% O$ x3 b2 U# n: e- p
# M# @6 E+ B+ E L( x5 { |
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发表于 2020-1-13 10:00
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