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关于DDR2信号完整性的一些问题~请大家指教

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1#
发表于 2009-10-26 19:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 zhh2045 于 2009-10-26 19:16 编辑
; R9 s9 y' A: {. _& d
& r& c* Y* s. a! f. q% U本人是SI新手,请大家帮帮忙。5 I+ O* L+ g1 E) `# q

2 e* f+ z) d$ w8 H/ y1、DQS和DQ信号通过静态时序分析计算出来的margin 大于200ps,应该说可允许的走线偏差很大。但一般的布线规范都推荐小于200mil甚至小于50mil的走线偏差。如果静态时序分析不能用于指导实践,那计算它的意义在哪里?( h2 g# m, r: ~$ E* j% t
" M& q: F/ z! @+ p# r- p
2 O+ m+ T, M6 [- q9 u6 K2 W
2、类似于DDR2这样的源同步时序系统,对走线长度到底有没有约束?我个人认为源同步时序只对走线等长有要求,但部分论文中也出现了使用静态时序分析得出对走线总长度的约束。这是作者本人的理解错误,还是确实有关系?
& j4 T9 m2 l; h4 z  I9 U5 i; R6 l8 V& H  b  N

# E. J5 \* N7 l% [* y1 g! f/ M) a
1 e4 m; A# P. i1 S' n3、采用freescale的MPC8548作为输出,在仿真时得到的波形,转折点非常尖锐,整个波形呈梯形。而我查阅其他论文中提供的相关波形,转折处均较非常平滑,波形近似正弦波。这到底是仿真设置的问题,还是厂家提供的IBIS模型的问题?

该用户从未签到

2#
发表于 2009-11-3 18:45 | 只看该作者
我一般是按照+-25mil的误差走的。

该用户从未签到

3#
发表于 2009-11-7 10:57 | 只看该作者
对于楼主提出的第一个问题,我认为静态时序计算出来的裕量都是在理想情况下的,没有考虑到串扰,占空比等因数的影响,所以在静态时序计算的空间上应该有所折扣,但是考虑到折扣后有时也有很大的空间,而实际走线还是比较严,我认为是部分硬件工程师对于时序心里没底,肯定是按最严的来设计。: m* S7 h3 L* ~
对于第二个问题,我个人是认为CLK和DQS没有时序要求的,对于限制总长倒是还比较认同,不知道楼主是在那里看到限制总长这篇文章的,能否分享下,我的邮箱:antenna@msn.cn$ Q$ M2 x5 k0 v  w
第三个问题,往往IBIS模型是有很多驱动设置的,你要看下你们设置的buffbufferer是不是一样,这样再做对比才比较合适。

该用户从未签到

4#
发表于 2009-11-9 22:54 | 只看该作者
我觉得时序窗口越大越好,所以再能方便布线的前提下,DQ和DQS的skew约束越紧越好
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