本帖最后由 zhh2045 于 2009-10-26 19:16 编辑 ; R9 s9 y' A: {. _& d & r& c* Y* s. a! f. q% U本人是SI新手,请大家帮帮忙。5 I+ O* L+ g1 E) `# q
2 e* f+ z) d$ w8 H/ y1、DQS和DQ信号通过静态时序分析计算出来的margin 大于200ps,应该说可允许的走线偏差很大。但一般的布线规范都推荐小于200mil甚至小于50mil的走线偏差。如果静态时序分析不能用于指导实践,那计算它的意义在哪里?( h2 g# m, r: ~$ E* j% t
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2、类似于DDR2这样的源同步时序系统,对走线长度到底有没有约束?我个人认为源同步时序只对走线等长有要求,但部分论文中也出现了使用静态时序分析得出对走线总长度的约束。这是作者本人的理解错误,还是确实有关系? & j4 T9 m2 l; h4 z I9 U5 i; R6 l8 V& H b N
# E. J5 \* N7 l% [* y1 g! f/ M) a 1 e4 m; A# P. i1 S' n3、采用freescale的MPC8548作为输出,在仿真时得到的波形,转折点非常尖锐,整个波形呈梯形。而我查阅其他论文中提供的相关波形,转折处均较非常平滑,波形近似正弦波。这到底是仿真设置的问题,还是厂家提供的IBIS模型的问题?