基于FPGACPLD的占空比为1∶n的n分频器的设计

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基于FPGAcpld的占空比为1∶n的n分频器的设计

1 引 言
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  P% d$ d  D% U, t复杂可编程逻辑器件 (Complex Programmable Logic Device ,CPLD) 和现场可编程门阵列( Field Programmable Gates Array , FPGA) 都是可编程逻辑器件 , 是在 PAL ,GAL 等逻辑器件基础上发展起来的。同以往的 PAL ,GAL 相比 , FPGA/ CPLD 的规模比较大 ,适合于时序、组合等逻辑电路的应用。他可以替代几十甚至上百块通用IC 芯片。


这种芯片具有可编程和实现方案容易改动等特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM ,PROM 或 EPROM 中 ,因而在可编程门阵列芯片及外围电路保持不动的情况下 ,换一块 EPROM 芯片 ,就能实现一种新的功能。他具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点 ,因此 ,可广泛应用于产品的原理设计和产品生产之中。几乎所有应用门阵列、PLD 和中小规模通用数字集成电路的场合均可应用 FPGA 和 CPLD 器件。


& U* P. x$ w& h4 D' p2 B/ P% g; }在现代电子系统中 ,数字系统所占的比例越来越大。数字化和集成化是系统发展的趋势 ,而 CPLD/ FPGA 作为可编程 ASIC(专用集成电路) 器件 ,将在数字逻辑系统中发挥越来越重要的作用。
& l  y' f6 n# Q, Z* S. \" y  R% k. k2 占空比为 1 ∶n 的 n 分频器的设计在数字电路的设计中 ,分频器是一种应用的十分广泛的基本电路 ,他的具体功能就是对较高频率的信号进行分频操作 ,目的是为了得到所需的较低频率的信号。
在实际的数字电路设计中 ,设计人员常需要得到占空比为 1 ∶n 的 n 分频器 ,例如帧头信号或中断信号等。这种分频器的设计思路如下 :首先设计一个标准计数器 ,计数器的模与分频系数相等 ;然后根据计数器电路的并行信号输出来决定分频输出信号的高低电平 ,这样就可以完成一个输出信号占空比为1 ∶n的 n 分频器。下面利用 Verilog HIDL 硬件描述语言 ,通过 Max +Plus II 开发软件和 AL TERA 公司的 MAX7000S 系列EPM7128SLC84 6 型 CPLD 方便地完成了占空比为1 ∶n的 n 分频器的设计。通过设计一个占空比为 1 ∶5 的 5 分频器给出用FPGA设计占空比为 1 ∶n 的 n 分频器的一般方法。
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helendcany

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