一种基于FPGA的时钟跟踪环路的设计与实现

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一种基于FPGA的时钟跟踪环路的设计与实现

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$ D" W* @$ L: s0 T# E在扩频通信系统的接收机部分,系统同步是一个至关重要的问题。扩频系统的同步问题包含两个部分，即扩频码相位同步和载波频率同步。扩频码相位同步的精度一般要小于半个切普周期;载波中心频率的分辨率必须使解扩后的信号落在相关滤波器的频带范围内,并且本地载波频率始终对准输人信号的载波频率,以便使解调器能正常工作。
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若发射机和接收机中均使用高稳准度的频率源,可以消除大部分码时钟相位和载波频率的不确定性。但是一个实际通信系统中的频率源并不像想象的鄢样稳定，它们对频率不确定的影响是不能忽喘的。频率源输出频率的漂移,将引起码元时钭速宰的侧移,积累为码相位的偏移,还会引起载波频率的漂移,使系统性能下降。对于扩频通信而言,最严重的还是码相位的偏移。当时钟速率偏移10Hz 时，将变成10扩展码/s的累积码片偏差,一小时后就会引起相位偏移36000 切普,这样往往会使得系统不能正常工作|41。

通常采用时钟跟踪环路来解决扩频接收机与发射机之间扩频码时钟的同步问题。扩频码时钟跟踪环路的设计大多采用延时锁定环，常规的延时锁定环对接收机的本地工作时钟快慢的调整和平滑大多采用两种方法:
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' q6 k1 R& X, g. ?7 i1 N(1)插入或扣除一个高倍频率时钟脉冲的方法。这种方法虽然调整了本地时钟的快慢,但是却增加了本地时钟的抖动度,使得调整以后的时钟质量很差。这种插人或扣除时钟脉冲的方法是比较生硬的调整,而并非均匀的、缓慢的调整,它在短时间内就加快或减慢了时钟速度,造成了时钟的瞬时抖动51。

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完整资料见附件：

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