高速差分过孔之间的串扰分析

阿杨

在硬件系统设计中，通常我们关注的串扰主要发生在连接器、芯片封装和间距比较近的平行走线之间。但在某些设计中，高速差分过孔之间也会产生较大的串扰，本文对高速差分过孔之间的产生串扰的情况提供了实例仿真分析和解决方法。

高速差分过孔间的串扰

对于板厚较厚的PCB来说，板厚有可能达到2.4mm或者3mm。以3mm的单板为例，此时一个通孔在PCB上Z方向的长度可以达到将近118mil。如果PCB上有0.8mm pitch的BGA的话，BGA器件的扇出过孔间距只有大约31.5mil。

如图1所示，两对相邻差分过孔之间Z方向的并行长度H大于100mil，而两对差分过孔在水平方向的间距S=31.5mil。在过孔之间Z方向的并行距离远大于水平方向的间距时，就要考虑高速信号差分过孔之间的串扰问题。顺便提一下，高速PCB设计的时候应该尽可能最小化过孔stub的长度，以减少对信号的影响。如下图所1示，靠近Bottom层走线这样Stub会比较短。或者可以采用背钻的方式

图1：高速差分过孔产生串扰的情况（H>100mil, S=31.5mil ）

差分过孔间串扰的仿真分析

下面是对一个板厚为3mm，0.8mm BGA扇出过孔pitch为31.5mil，过孔并行距离H=112mil的设计实例进行的仿真。

如图2所示，我们根据走线将4对差分对定义成8个差分端口。

图2：串扰仿真端口定义

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图5：优化差分过孔间距后串扰仿真结果

6 x) F0 _$ o5 S( g	5G	10G	15G	20G
优化前串扰（dB）	-37.167	-32.609	-27.61	-25.721
优化后串扰（dB）	-60.021	-48.463	-48.056	-36.356
优化效果（dB）	22.854	15.854	20.446	10.635

表1：优化差分过孔间距前后串扰仿真数据对比

TI公司推出的应用于25/28Gbps接口速率的DS280BR810芯片在PCB设计上可以使用这种降低串扰的扇出方法。DS280BR810是一个8通道28Gbps低功耗线性均衡器。

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码农

守望幸福 发表于 2020-1-16 09:56
没搞明白 ，为什么拉大差分两个孔之间的间距就可以i减少串扰，一般有什么规律，要做多大间距，串扰才会减少

如果要一般差分线两孔中心距是30mil，能做到40mil更好

守望幸福

没搞明白 ，为什么拉大差分两个孔之间的间距就可以i减少串扰，一般有什么规律，要做多大间距，串扰才会减少

syeshu

学习学习，高速信号串扰是个大难题，希望有好的思路

willingyuan

谢谢分享，学习一下！！！
! @2 ^+ J5 s; z7 @- {5 A- W* l& ~

18662578827

学习下。别问为什么，就是要学。
& t: e' j9 t- d" H$ P3 l

zxb0403

谢谢分享

杰仔0420

谢谢

zxb0403

谢谢分享

yangjinxing521

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Chen0812

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学习学习

rene

非常棒的干货
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zhao268270

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wyeeee

谢谢分享

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yixin

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