同步电路设计中CLOCK SKEW的分析

Zedd

同步电路设计中CLOCK SKEW的分析

作 者：康军 黄克勤 张嗣忠

       摘  要：Clock shew是数字集成电路设计中一个重要的因素。本文比较了在同步电路设计中0clock shew和非0clock shew时钟分布对电路性能的影响，分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法，从而说明非0clock shew时钟分布是如何提高同步电路运行的最大时钟频率的。
3 C9 y/ G# }$ l2 m' X        关键词：clock shew；同步电路；时钟树；时钟信号

1 引言
, x# f5 L4 F' L5 p; @) `      在当前的数字集成电路设计中，同步电路占了很大部分。所谓同步电路，也就是电路中的数据锁存是由一个或多个分布在全电路中的时钟信号来控制的。同步电路中包含三种主要结构：组合电路、时序电路和时钟分布网络。组合电路用来实现各种逻辑计算；时序电路作为存储单元，用来存储由时序电路计算得到的逻辑值；时钟分布网络的作用是向整个电路中的时序逻辑提供正确的时钟信号，以达到使整个电路正确运行的目的。同步电路中这三种结构之间的关系可用图1来表示。

游客，如果您要查看本帖隐藏内容请回复

wu68aq

研究研究，谢谢分享。