用Altium Designer进行PCB设计时，需要考虑的电磁兼容

mytomorrow

用altium Designer进行PCB设计时，需要考虑的电磁兼容
' ^9 |+ _: {6 N! P0 Z

. S0 G8 e' n7 e8 g这里着重看一下，PCB 设计中考虑电磁兼容的情况。
4 z" k0 S: n" m1 z$ x

/ ^/ ^) h5 S7 P$ S. F1 m" N0 g常用元器件的选择：电阻、电容、电感、二极管、集成电路的封装
& X/ F$ j- Z" v$ E" I
* D  x- s* H0 i6 H, ?
除了元器件的选择和电路设计之外，良好的 PCB 布局和布线也是实现电子设备电磁兼容性的一个非常重要的因素。
  ^9 T  B! j; H2 Y8 Q9 N* ]2 gPCB 是所有精密电路设计中往往容易忽略的一种部件。由于很少考虑 PCB 在电路中的电特性，可能使电路发生电磁兼容问题，对电路功能产生有害的影响。如果 PCB 设计得当，它将具有减少干扰和提高抗扰度的优点。
在 PCB 的设计中，主要目的是控制下述指标：
1）来自 PCB 的辐射；
) U7 l& m3 ~* h& B% {9 V4 c2）PCB 电路与设备中其它电路之间的耦合；
3）PCB 电路对外部干扰的灵敏度；
4）PCB 上各种电路之间的耦合。
总之，应使电路板上的电路正常实现各自的性能，各部分之间不发生干扰，对外辐射发射和传导发射尽可能低，外来干扰对板上电路不产生影响。
4 L* V* d' U1 G

) W) w+ e4 E( \（1）PCB 上布线的寄生参数及影响
" @* y& K: K* Y6 d0 |' FPCB 中的迹线由铜箔制成，存在一定的电阻和电感；同时，由于 PCB 的面积与厚度都很小，因此迹线之间也存在较大的互感和电容。可以推算，在 0.25mm（10mil）厚的碾压板上，位于地线层上方的 0.5mm（20mil）宽、20mm（800mil）长的迹线具有 2.7mΩ的直流电阻，20nH 的电感，以及与地之间 1.66pF 的耦合电容。将上述值与元器件的寄生效应相比，这些都是可以忽略不计的，但所有布线的总和可能会超出寄生效应。这些寄生参数将对电路特别是高速电路的运行产生重要的影响，如信号幅值衰减、上升时间变缓等。迹线、电线和电路之间的干扰形式同样表现为共阻抗耦合、感性耦合和容性耦合等传导耦合形式，以及辐射耦合。串音是指干扰能量从一条线路传递到另一条，或多余的信息从一条信道“溢出”到一个相邻的信道。PCB 中的迹线、电线与电缆之间的串音是 PCB 线路中存在的最难克服的问题之一。
! d; \) K8 w" o4 q- z

; L: ]9 T9 c8 j（2）布局设计
/ p, j5 ]. N4 n0 B/ D, l8 u布局的好坏将直接影响 PCB 布线的效果。合理的布局首先要考虑 PCB 尺寸大小,PCB尺寸过大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加；尺寸过小，则散热不好，且邻近迹线易受干扰。在确定 PCB 的尺寸后，再确定特殊元件的位置。最后，根据电路的功能单元，对电路的全部元器件进行布局。

( K7 f3 r# R# ~( O
首先应对板上的元器件进行分组，目的是对 PCB 上的空间进行分割，同组的放在一起，以便在空间上保证各组的器件不至于相互干扰。一般先按使用电压进行分组，再按数字与模拟、高速与低速，以及电流大小进一步分组。不兼容的器件要相互分开，如发热器件远离关键集成电路，磁性组件要屏蔽，敏感器件则应远离 CPU 时钟发生器等。
( v6 O! r$ f, g. k) L  n  p; D9 f
  h! O& k. R5 O7 \4 q
1 c+ x8 F) {  L& U在电子设备中，数字电路、模拟电路及电源电路的组件布局和布线特点各不相同，它们产生的干扰及抑制干扰的方法也不相同。此外，高频、低频电路由于频率不同，其干扰及抑制方法也不相同。所以在组件布局时，应该将数字电路、模拟电路和电源电路分别放置，将高频电路和低频电路分开。
在元器件布局方面，应把相互有关的器件尽量靠近放置，以获得较好的抗干扰效果。组件在 PCB 上排列的位置要充分考虑抗电磁干扰问题，各部件之间的引线要尽量短。根据电路的功能单元对电路的全部元器件进行布局时，要符合以下原则：
$ k. C" Y+ x" B. s) [" b1）按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一定的方向。
2）以每个功能电路的核心元件为中心，围绕它来进行布局。元器件应均匀、整齐、紧凑的排列在 PCB 板上，尽量缩短和减少各元器件之间的引线和连接。
5 N7 \, @+ Y; t7 o0 e8 F3）在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行排列。
4）尽可能地减小环路面积，以抑制辐射干扰。

$ c, H, B4 `* ?$ t
（3）布线设计（重点）
: E/ b9 w- q/ X; f) r% p由于 PCB 上的电子器件密度越来越大，走线越来越窄，信号的频率越来越高，不可避免的会引入电磁干扰。PCB 布线设计的目的是使板上各部分电路之间没有互相干扰，并使PCB 的传导发射和辐射发射尽可能降低 。
" Z; m* w- U* w! h! e

) N) ^, B. ]( v( I, X4 g1、布线原则
) s9 N2 D" E& j6 i! YPCB 布线没有严格的规定，也没有能覆盖所有 PCB 布线的专门的规则。大多数 PCB 布线受限于板子的大小和铜板的层数。一些布线技术可以应用于一种电路，却不能用于另外一种。然而还是有一些普遍的规则可以作为普遍指导方针来对待。PCB 布线的一般原则是：
1）增大走线的间距以减少电感耦合和电容耦合的干扰；
" U) j% B( ?( Q2 ^6 f' g2）平行的布电源线和地线以使 PCB 去耦电容达到最佳；
# V2 q9 S& L& C+ b3 A3）将敏感的高频线布在远离高噪声电源线的地方；
4）加宽电源线和地线以减少电源线和地线的阻抗。


2、布线技巧
（1）分割
分割是指用物理上的分割来减少不同类型线之间的耦合，尤其是通过电源线和地线。图8-20 给出了用分割技术将 4 个不同类型的电路分割开的例子。在地线面，非金属的沟道用来隔离四个地线面。L 和 C 作为板子上的每一部分的过滤器，用以减少不同电路电源面间的耦合。高速数字电路由于其更高的瞬时功率需量而要求放在电源入口处。接口电路可能会需要静电释放和瞬时抑制的器件或电路。对于 L 和 C 来说，最好使用不同值的 L 和 C，而不是用一个大的 L 和 C，因为这样它便可以为不同的电路提供不同的滤波特性。

" r; ]. B; X- f1 O$ E. y- |( `
# x. T5 L( T! F" s
: j9 `7 N! f5 K, c; F

" y4 Y2 y5 U% `* Y  u7 {! N（2）局部电源和集成电路间的去耦
7 `2 |/ B+ ?9 K  w$ b: _
- K4 Y) a* ]; ?+ [/ N1 t
局部去耦能够减少沿电源干线的噪声传播。连接着电源输入口与 PCB 之间的大容量旁路电容起着一个低频脉动滤波器的作用，同时作为一个电能贮存器以满足突发的功率需求。在每个集成电路（IC）的电源和地之间都应当有去耦电容，这些去耦电容应该尽可能地接近引脚，这将有助于滤除集成电路的开关噪声。在考虑安全条件下，电源线应尽可能靠近地线，在电源线和地之间形成去耦电容；这种布置也减小了差模辐射的环面积，有助于减少电路的干扰。

  Q8 k: P/ j: J- i  X



# b* r9 n% u, i3 \' t
' f0 X8 Z5 ~" u2 M4 I
% C# v6 Z, @) {9 Z% g
) ~( y3 X5 B1 C7 T4 \5 b9 D（3）基准面的高频电流
; d. ~4 `$ D4 A3 r2 K2 k& Y, k

不管是对多层 PCB 的基准接地层还是单层 PCB 的地线，电流的路径总是从负载回到电源。返回通路的阻抗越低，PCB 的电磁兼容性能越好。由于流动在负载和电源之间的高频电流的影响，长的返回通路将在彼此之间产生互耦。因此返回通路应当尽可能的短，环路区域应当尽可能的小。


（4）布线分离
2 M% f9 C8 S* b( A7 X9 v

" Q2 G7 f$ w: ~! w布线分离的作用是将 PCB 同一层内相邻线路之间的串扰和噪声耦合最小化。如图 8-21所示，在线与线、边沿到边沿间的隔离遵循 3W 规则。所谓 3W 规则是指为了减少线间串扰，应保证线间距足够大，当线与线中心距不少于 3 倍线宽时，则可有效降低线与线之间的电场和磁场耦合。为了进一步减小磁耦合，将基准地布放在关键信号附近以隔离其它信号在线上产生的耦合噪声。

& n+ s0 X5 \) t
( v/ [  z& i$ b# u6 I' ~4 D3 v
- r/ r7 D. m+ a6 l
" M1 j  D, E. G7 U2 E& Y, x
0 p) E: u" i3 R" ]8 E9 {# p# }9 Q4 p: C（5）保护和分流

5 Q/ M' {5 ^( l7 a4 {* l  V
2 t. y. g4 @& {; Z  b  M设置分流和保护线路的目的是对关键信号，如对在一个充满噪声的环境中的系统时钟信号进行隔离和保护。PCB 内的并联或者保护线路沿着关键信号的线路布放。保护线路不仅隔离了由其它信号在线产生的耦合磁通，而且也将关键信号从与其它信号线的耦合中隔离开来，如图 8-22 所示。 （简单来说就是，关键信号需要 包地）
, O+ K+ Q4 c0 o6 r


$ _" p. P( k- ~6 w+ T( P# O

% l) a5 Y% j& P$ H  B2 w旁路线路和保护线路之间的不同之处在于旁路线路不必被端接（与地连接），但是保护 线路的两端都必须连接到地。为了进一步减少耦合，多层 PCB 中的保护线路可以每隔一段就加上与地相连的通路。
9 l9 q9 d' W4 E6 s

# w7 C4 i* u! r& s7 c（6）避免阻抗不连续及形成尖锐的拐角


信号路径的宽度从驱动源到负载应该是常数。改变路径宽度会对路径阻抗（电阻，电感，和电容）产生改变，从而产生反射和造成线路阻抗不平衡，所以最好保持路径的宽度不变。在一个线条中形成尖锐的拐角也可以引起阻抗的非连续性。因为这个尖锐的拐角会使线条的一个部分与另一个部分之间形成杂散的寄生电容，在内部的边缘也会产生集中的电场，易导致放电。该电场能产生耦合到相邻路径的噪声，因此，当转动路径时全部的直角路径应该采用平滑曲线转向或 45°的转向，如图 8-22 所示为 45°转弯路径，这种布线方式对上升时间达 1ns 以下的信号传输尤为重要。
' I) A0 F3 Z; x$ [8 i+ C# P. M

" n/ q( t/ m* S$ x7 a, N/ S（高速布线不能有锐角）

8 K3 _3 p$ Y" ^5 c1 ]) u


4 g! g8 M1 v3 D0 m- _& V

! H# u) x4 y' E) D# K+ Y$ h

' B- V% W7 w; C& e( I2 ~
（7）短截线的影响
/ N1 ]; q3 E) Z# C. E, j  l7 x

- g! E8 `$ ?  w! d9 t4 U; m由于阻抗的不连续，信号通过短截线容易产生反射。同时，虽然短截线长度可能不是系统的已知信号的波长的四分之一整数，但是附带的辐射可能在短截线上产生谐振，大大衰减流经它们的信号。因此，避免在传送高频率和敏感的信号路径上使用短截线（如图 8-24 所示）

& ?& c" v: s: [! L: J- B5 J4 Y0 k
! ]: M  q. i/ ^3 y; P
  h; M* x( }: `* k6 z: x
' p- u6 M; P1 F" H8 U; v* ]
3 p, K# |9 ^  d" L0 {( w类似地，虽然星型或辐射型排列适用于来自多个 PCB 印制电路版的地线连接，但它带有能产生多个短截线的信号路径。因此，应该避免将星型或辐射型排列于高速和敏感的信号上。
$ c0 _7 r$ `' w7 X  K

3 |, O; G7 U2 f8 @  C' x  e（8）最小化环路面积
$ g( X$ y7 g3 B8 y4 b6 W8 \

: ^0 X4 c5 k$ a) Z任意一个电路回路中有变化的磁通量穿过时，都会在环路内感应出电流，电流的大小与磁通量成正比。较小面积的环路中通过的磁通量也少，感应出的电流也较小，因此环路面积必须最小。保持信号路径和它的地返回线紧靠在一起将有助于最小化地线环路，避免出现潜在的天线环。减小回路面积的另一种方法是在关键信号线边上布一条地线，这条线应尽量靠近信号线，这样就形成了较小的回路面积。
- m' c; L0 |9 }" s  Y8 a1 f
: _1 d) @' g  U
（4）PCB 的接地设计
电子设备的接地包括安全地和信号参考地。通过一个低阻抗通路连接到大地的接地方式定义为安全地，其主要作用是防止人、动物及其它生物触电。只要每个电子设备通过合适的方法连接于大地上的参考地，则不会有危险。这一接地线在高频时具有高阻抗，并随频率变化。一般讲，安全地不需考虑电磁兼容性。
; N5 E* q+ w* l4 N! H( u6 y3 u在 PCB 设计中，其接地是指接信号参考地。信号电流经过一个低阻抗的路径返还其驱动源，这就是信号地的作用。抑制或防止地线干扰是需要考虑的最重要的问题之一。无论在什么样的应用中，都必须减小电路之间的地电位差，或者完全避免有电位差。如果两个电路的参考电平不一致，就会产生功能问题，如噪声容限和逻辑开关门限电平紊乱，这个接地噪声电压就会导致地环路干扰的产生。系统中的每个 PCB 应至少有一个地线层，地线层不仅为高频电源充当一个低阻抗回流路径，而且也使电磁辐射最小化。由于地层的屏蔽作用，使得电路对外部电磁辐射的灵敏度也会降低。
在实时高速控制系统中，维持一个低阻抗、大面积的地是至关重要的，因此，应尽可能增大地线的面积。在单层（单面）PCB 中，接地线的宽度应尽可能的宽，地线宽度的改变应当保持为最低，否则将引起线路阻抗与电感的变化。在双层 PCB 中，另外的一种布局是将接地层放在一面，信号和电源线放于另一面。在这种布置方式中，将进一步减小信号回路的电感，以及减小辐射环路和对外界干扰的敏感度。对于数字电路可优先使用地线网格的布线方式，这种布线方式可以减少接地阻抗、接地回路和信号环路，如图 8-25 所示。
# i6 t9 A9 m% X6 s4 [




% U3 C2 I8 E# Y& I1 b分离电源面和地面的绝缘薄层存在 PCB 电容，电源线和地线的平行布放也将导致这种电容效应。PCB 电容的一个优点是它具有非常高的频率响应，以及均匀的分布在整个面或整条在线的低阻抗电感。它等效于一个均匀分布在整个板上的去耦电容，没有任何一个单独的分立组件具有这个特性。在多层 PCB 中，推荐把电源面和接地面尽可能近的放置在相邻的层中，以便在整个板上产生一个大的 PCB 电容。速度最快的关键信号应当放在临近接地面的一边，非关键信号则布放为靠近电源面。图 8-26 为一个典型的多层板的布线图。当电路需要不止一个电源供给时，可以采用接地层将每个电源分开。
: A: E% u8 y& b1 C, k

( p5 Q0 Z% j9 a7 Q: C

% D* ?) u8 Y6 L. V# R
当不使用地线面时，为了达到同样的效果，必须在高频电路或敏感电路的邻近设置一根地线。图 8-27 所示为一种错误的布线方式。图中，将微处理器 68HC11 的 2MHz E 时钟信号送到 74HC00，74HC00 的另一个输出送回到微处理器的一个输入端。两个芯片的距离较近，可以使连接线尽量短。但它们的地线连到了一根长地线的相反的两端，结果使 2MHz时钟信号的回流面积接近线路板的面积。实际上，可以从 A 到 B 连接一根短线，就可以使2MHz 时钟的谐波辐射减少 15—20dB。如果使用网格地线，可以进一步降低辐射。

, S$ p2 |( p/ L8 x8 J! I2 A4 u

  T) {7 A4 L: ]) k



/ }! J9 j$ |4 j/ b  w" i1、低速没有敏感信号的电磁兼容考虑

2 z( K' J6 C) M* i2 ]. t
1）电源走线策略


对于电源来说，任何板都要遵循此规则。每个芯片电源管脚必须放置 0.1uF 的电容。这样能滤除芯片电源高速干扰。对于不铺铜，而是直接走粗线的，每隔3000mil必须加电容（10uF+0.1uF)。这样高频噪声会滤除。
+ h* W  A, Z( L) S6 X单层板的话，电源与地必须紧挨着走线，以减少回流环路面积。如下图



% `* R# x' w9 L5 i! v
7 F5 W% |8 h3 g$ f. d( Q
0 v& g4 o3 g% C, ~3 T5 y6 ^7 P2）敏感信号的走线策略

* h- @, x, ]2 _: j& x
对于敏感信号最好是要用地包住。这样包地即提供了信号最短回流路径，也能消除与其它相邻信号的干扰。如下图



$ I, J, T: }+ Z$ s1 ]

) e3 Q% w) z6 h9 x: ~如果是多层板，对于特别敏感的信号线除了同层用包地处理，还可以上，下两层也是大面积的铺地。这样，使信号的上，下，左，右都有地包着。保证信号的干净。

. O3 d0 Z& _8 [+ H
3）信号的回流面积最小定律


  N0 ?5 i' z* S" |在PCB设计中，每根信号最好能做到与地的回流路径最短，如下图所示


$ p& Q( {  U& h* n2 x) Q


5 n' P4 o! o1 Z: w回路面积最小，信号的抗干扰能力加强，对外的EMI也达到最小。单双面的话，只能使地回路尽可能的短。对于多层板，就要在相邻层铺上大面积的铜作为地。这个铺大面积的铜的相邻层，也叫信号的参考层。做阻抗设计时，就是以这个参考层来计算阻抗大小的。


4）PCB的走线方式


8 y: Z8 J# {9 d2 Q7 m+ g( }PCB走线不能走直角，一般走45度角。高速信号最好走圆弧。超高速信号10度走线。走线宽度要一致，不然会产生阻抗不连续。对于高速信号就会产生不必要的反射，振铃。
/ w3 y- O4 G/ t8 J. s' [; a! ^
- g: v9 q0 O( Z
5）相邻层的布线策略
( m+ V; N1 H5 Z6 C' c1 b

相邻层走线时，最好是形成垂直。一层是平行走线，那相邻层就要垂直走线。这样相邻层的信号不会形成干扰。实在无法避免，就适当减小平行走线线段的长度。最好小于1000mil
. h# _) b: w; s8 l' [" t
* ?3 l1 R/ Z3 g; r* G& _

# T+ Z8 v$ v4 B

$ R, B* F% r' }9 s! Q% I  e1 I8 u


6）在电源线中过孔的个数
* x  ]/ |" ^) t$ V6 @6 D5 U- I

; y3 c! _$ ~! v1 y在布电源线时，在不同层连接用到过孔时，必须考虑良好连接性。如果电流大，由于过孔的电阻性，放一个过孔可能会降低到终端的电压。导致到芯片电源脚的电压低于实际设计的电压，而使芯片不能工作。这时我们在换层连接处多加几个过孔。


7 ?) A1 J' e* w5 x7 o# ^& `& j7）电容的放置及布线

" A" \. b; p( `6 x% [  w' h; F
滤波电容在放置时，要靠近芯片管脚放置，布线要尽可能的粗，短。保证滤高频效果。电容接地脚要就近打孔到地层。不能连一根很长的线再跟地相连。如下图所示

: D( |% |5 s; d5 y2 N
3 K) W! A; ]4 t1 [$ c8 @! s
0 p; g& e9 [/ t7 B/ W6 U

" E3 d/ {; J0 a: [9 n0 T1 H2、电磁兼容在高速信号的PCB设计注意的问题
1）3W与20H法则

3 z! @5 v( T/ I- p! E1 c
3w就是信号线之间的布线间距是线宽的两倍，中心距是3倍，如图1

' q$ H2 s% g1 v, U, |$ ?0 K* Q
- F& m# _6 I- F6 J) i/ R


3 b* b" s& }2 {$ Z: b3W的线间距，可以保证不受其它干扰信号的电场达到70%以上，如要达到98%的电场不互相干扰，就要使用10W的间距。
20H是指多层板电源平面要比地平面边缘缩进两个平面之间间距的20倍以上。这样，电源被地包围在地平面之内，大减小了向外辐射的机率。如下图所示
5 g9 n  ?  J3 F6 \- }+ h4 P% Y
6 {! h- X6 u- E- \
+ y3 _  J) e7 |/ b' \3 P
, e3 B1 m' p4 N% V& K" F$ h0 c

$ f- O! j3 j: S9 h2）高速信号的走线层次选择


高速信号线最好是走在里层，这样介质层起到屏蔽作用，能有效抑制EMI信号的向外辐射。


. P6 x1 e. o% j( O! F3 }* p& |3）高带关键信号包地处理


高速信号线中如时钟钱，最好采用包地处理，而且包地每隔3000mil打一个过孔连接到地层。关键信号与其它线之间要满足3W规则。如下图
" L$ H- P3 d+ e! ?$ ^' U3 V



8 p' I: J2 W! A/ A5 g
7 P9 O7 F% H, C7 @2 M0 H4）金属外壳要接地。

; T: g1 v' Z( }5 `& {
一般器件的金属外壳必须接地，不要让他悬空着，悬空的金属件就相当于一个天线，当信号的倍频达到金属的天线谐振频率时，它就是一个天线，会向处强辐射。比如USB，HDMI器件都有外壳管脚，这些管脚必须与在良好接触。


. |* G. X/ T1 e, i. L5 U5）死铜


5 z0 T: Q$ `0 s8 s4 i在PCB当中的死铜必须删除，除了这些，还有一些铜块虽然是跟地连起来了，但与连接不是那么可靠，只连了一点，而大面积的铜都是悬空着的，这些也必须删除。如下图所示
1 V, s  _4 p1 F  Q( S! @2 k
2 c3 H% E' E- u
% {4 \0 o1 o# _& }0 c. y" Z
( t7 \" V9 g. E" R
8 X$ {. u1 ^) h, c, `3 e' |
图中的铜箔只有右边连插座的地方跟地连起来了，其余整个铜都是悬空的，这些铜必须删除。这样在特殊场景下也是相当于是一个天线 。


6）信号跨分隔布线
- t8 L) {* h6 Q
) k/ Q" Z7 ?) s) C' y8 r0 H
信号在传输过程都有个地作为回路路径，高速信号的回流路径就是其参考地层。这个参考层必须是一个完整的地，不能在中间有其它铜箔，或形成一个槽。也就是说信号不能跨过一个分隔的铜皮。这样会使信号回流必须要绕过这个分隔铜皮，使回流面积增大。产生信号完整性问题。
实在没办法可以在跨分隔的地方加一个桥接电容。如下图所示
# G) G4 \! A* i( e4 x3 j1 A
9 V. ^6 U  t4 [& Z# e: I
  q5 Q% o7 R6 ]- ^
) |3 }1 p* q/ h; b" r


总结
EMC 有很多知识点，这里只是简单的介绍了一点点。


' R+ ?' Y+ g, O$ F3 l
) D/ S0 H4 ~" d% Q( Q: {
( G) l0 n0 ^* d- F

HSL199345

谢谢分享

tadje

谢谢