FPGA的SDRAM控制的设计与实践

A-Lin

FPGA的SDRAM控制的设计与实践

引 言

- q! w. Y% v7 O% x: A5 U3 F+ \, V在很多通 信芯 片及 系统 的开 发 中 , 常常需 要 用到存储容量 大 、 读写 速 度 快 的存储器 。 在各 种 随机存储器件 中 , SDRAM的价格低 、 体积小 、 速 度快 、 容 量 大 , 是 比 较 理 想 的 器 件 。 但 是 , 与SRAM 相 比较 , SDRAM的控 制逻 辑复杂 , 接 口 方 式 与普通的存储器差 异很大 。 为了解 决这个 矛盾 , 需要设 计 专用 的SDRAM 控 制器 , 使用 户 像 使用SRAM  一样方便 的使用SDRAM 。 考虑到控制器 的通用性 , 本文 中提出了一种通用 的 SDRAM控制器 的FPGA 设计 , 内部采用状 态机 的方式 。 该 设计采用 了 AD公司的DSP 处理芯 片TS 一101 作为 主控系统 。TS 一101 虽 然 能直接 访 问SDRAM , 但 容量有限 。 这里将其外部SDRAM 存储容量扩展到512Mbyte , 使用 的 是TS 一101的 主 机 （/MSH）空 间 , 这是一 个SRAM 型 的接 口 空 间 。 在 此设 计 系 统中TS 一101  一 的系统时钟 以及FPGA 和SDRAM 的时 钟均为50MHZ 。

游客，如果您要查看本帖隐藏内容请回复

helendcany

看看。