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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Mentor Xpedition论坛 › 工程出图，测试点的丝印配置
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工程出图，测试点的丝印配置

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jiazifeie0512

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1#
发表于 2019-11-18 10:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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大家好，请问一下工程出土的时候，% H- z. t9 W: }2 A
ICT测试点的丝印是否要显示出来？
" C8 Z' z- F. i图中右边红色圈中的两种测试点丝印，有什么区别？
7 \1 i$ F. m- b  }还请了解的告知一下，谢谢了, L9 D3 ^- n& |8 O6 h5 {

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FI_E

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2#
发表于 2019-11-18 11:01 | 只看该作者
ICT的丝印不需要显示，不用出的

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FI_E

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3#
发表于 2019-11-18 11:02 | 只看该作者
那两个都不要用管

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micgieo
  • TA的每日心情
    郁闷
    2019-11-20 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2019-11-18 14:21 | 只看该作者
    添加的ICT的测试的丝印是可以直接删掉的，不需要出光绘的

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