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摘要 ：为了解决传统的维特比译码器结构复杂 、译码速度慢 、消耗资源大的问题 ，提出一种新型的适用于 FPGA 特点 ，路径存储与译码输出并行工作 ，同步存储路径矢量和状态矢量的译码器设计方案 。该设计方案通过在 ISE9.2i 中仿真验证 ，译码结果正确 ，得到编码前的原始码元 ，速度显著提高 ，译码器复杂程度明显降低 。并在实际的软件无线电通信系统中信道编解码部分得到应用 ，性能优良 。. h% n7 ~9 G. x0 @! [! ^
关键词 ：卷积码 ；维特比 ；FPGA；软件无线电 （SDR）; C; A, F9 V! p: i, W) g0 Y
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卷积码是 Elias 在 1955 年最早提出的 ， 稍后 ，Wozencraft在 1957 年提出了一种有效译码方法 ，即序列译码 。Massey在1963 年提出了一种性能稍差 ， 但比较实用的门限译码方法 ，由于这一实用性进展使卷积码从理论走向实用 。而后 Viterbi在 1967 年提出了最大似然译码法 ，该方法对存储器级数较小卷积码的译码很容易实现 ，并具有效率高 、速度快 、译码器简单等特点 ，人们后来称其为维特比算法或维特比译码 ，广泛 应 用于 现 代 通信 中 。 本 文 主 要 论 述 了 基 于 Xilinx 公 司 的FPGA 的卷积编码器及相应的维特比译码器的研究 ，并在幸存路径存储与译码输出判决方面提出了改进算法 ，从而使译码器结构得到简化 。 M/ M/ R) @$ O- \3 t0 {
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发表于 2019-11-12 19:08
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