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有个verilogHDL的UART程序，但是并没有实现功能，主要是不知道错误出在什么地方。

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发表于 2019-10-16 16:17 | 只看该作者回帖奖励

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有个verilogHDL的UART程序，但是并没有实现功能，主要是不知道错误出在什么地方，学不懂那个仿真和时序分析怎么办啊？非常感谢！

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发表于 2019-10-16 22:45 | 只看该作者

你把代码挂上来不就行了么。

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