做了一个混频锁相的锁相环，有几个问题请教大神。

shelby

做了一个混频锁相的锁相环,DDS出19.968MHz作为PLL的参考时钟,VCO出5.000032GHz,本振为5.02GHz,混出中频19.968MHz反馈给锁相环,输出信号5.000032GHz两侧相着32K的地方有两个杂散,分别为5GHz和5.000064GHz,测试VCO的调整端时有32K的信号,我怀疑输出信号的杂散是它造成的,但不知道32K信号怎么进环路滤波里的,怎么能把它去掉,请各位大侠帮帮忙。环路带宽为200K,改成5K左右时,输出信号的杂散会消失,因为环路把32K的信号滤掉了,但我的PLL锁定时间是小于100us,所以不能把环路带宽改得很窄的,请各位大侠给想想办法。非常感谢！

当DDS出19.996MHz时,输出信号是5.000004GHz,有两个杂散是5GHz和5.000008GHz,在VCO的调整端有8K左右的信号。
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Colbie

在DDS过整数频率时，试着变一变DDS的参考频率，把杂散移出环路外。不过相位噪声可能要变差。

sunygd

冒昧问一下，你的5020本振是怎么出来的，旁边有杂散信号吗？

Allevi

5.2GHz本振混频后进入鉴相器形成的，你可以算他们调制的尾数即可看出
& U+ |% f# u3 q9 d* c3 h- b在混频锁相后加以低通滤波器尽量滤掉5.2GHz就没有问题了，这是混频锁相的典型问题。

Ferrya

产生的杂散可能来自于两个方面：
& a: i( ^2 E' Y. _1）参考信号的谐波；
( }( c% Y  k' C9 g9 l- x, d# @, a% ?& @2）辐射出的参考信号与本振信号混频后产生；要解决其杂散于主要根源还在于数字时钟，你要做好屏蔽及滤波，试着看能不能好一些。

Zedd

不知道楼主的DDS时钟是什么频率，是不是用了DDS内部的倍频功能了？好像是时钟和输出19.996MHz混频，然后泄露到VCO上面了。

Taio

实在不行，只有在lock time 和 lpf bandwidth折衷取个值了。

House

VCO输出与本振杂散混频产生的信号，进入到鉴相器，再通过滤波器加到VCO上，虽然你本振的杂散很小，只有-80dBm,但是这个信号与VCO混频后产生的32KHz分量会无衰减的通过鉴相器，加到VCO上，按照一般的VCO的灵敏度，这个信号足以产生较大的杂散了。

kaiden

调整VCO压控点的环路滤波电容可以解决这个问题。

Demyar

楼主仔细检查下，你电路里面用到的电源有没有是PWM电源，有的话可能是那个时钟的干扰。

汪洋大海

混频PLL中路中各个信号源都要求比较干净的，在环路带宽内的干扰都会被带入到后端。
检查一下本振电路为.02GHz的具体电路，检查它的供电，环路设计等等，从根源上消灭它 。

kkk228

很受教，:):):):)