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一、概述; b, M& l' B/ U
' V8 _# U7 x9 `& H* x4 O6 N! I本设计的设计流程如图所示
+ P5 `: }& c" V7 {3 k8 l* Q+ Q# ?& Q0 c
1 主核创建messageQ(master)# v1 q% A; B# B8 ^" ?
5 V! X: t: f7 k. R/ `+ C
2 发送起始标志信号至FPGA(nwrite)
& h; X4 \8 A5 G5 d4 X8 Y/ u: i1 f3 K$ A; F# Q
3 FPGA收到信号之后，通过SWRITE的方式向DSP写数据; j& r/ w* _* P8 y3 @' b
% u% ^4 F& F. H- s4 FPGA写完数据之后，发送doorbell，触发DSP doorbell中断
- N. \. @' O6 d9 S3 t6 @9 h' I9 ~0 b% c" t
5 在doorbell中断中释放信号量 开始进行数据处理( R8 [7 p2 D2 _
6 B+ Y2 d# b, c1 n4 u
6 DSP打开从核创建的messageQ(slave) 并将各自需要的数据通过messageQ发送给各个从核# F* O5 d( ~' q3 O4 x
) A+ s( N! g( J0 i, N7 }' r
7 从核接收主核发送来的messageQ(slave) 进行数据处理
) _1 u7 p) @9 \& v9 J8 N, S
0 X7 x* k: D* E0 S2 k8 处理完毕之后 发送messageQ(master)至主核# O! u, w9 V$ P* Y- W6 d# @1 c- q
7 H# R2 P$ M+ A* I7 j& y2 s* R8 o9 主核接收到从核发送的messageQ(slave)之后，通过SWRITE的方式发送数据至FPGA ; S6 b* s- `9 b* X7 c
% S8 b$ T/ |* ~. X* a# o) w$ k- c. n' |0 X9 x
& W2 K: N" }" I5 {' i# L- d0 D. ^# i9 h: X' {
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发表于 2019-10-15 13:59
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