调用ddr2 ip核时的两个问题。

kaiden

# T$ f7 l4 y/ g4 m, J" K
ERROR:ConstraintSystem:58 - Constraint <INST
) u3 s) r: H. Z6 z+ \6 T   "s6_ddr2_test_top_02/s6_ddr2_inteRFace_02/xc6slx45_2ffg484_ddr2core_mig39_01/mEMC3_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/gen_term_calib.mcb_soft_calibration_top_inst/mcb_soft_calib...> [source/IF_V1_top_01.ucf(41)]:INST"s6_ddr2_test_top_02/s6_ddr2_interface_02/xc6slx45_2ffg484_ddr2core_mig39_01/
   memc3_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/gen_term_calib.mcb_so
" e# x' g) X: D% v* X1 s/ R   ft_calibration_top_inst/mcb_soft_calibration_inst/DONE_SOFTANDHARD_CAL*" does
4 i% |# Z2 ]$ I+ D5 ]   not match any design objects.

在该路径下，我仔细查找了，有这个信号，如果注释掉可以通过。如果不注释掉怎么能够通过？求解
5 F7 j; ~- @( J9 Z: j7 i$ m; K
' }' Q7 w! V7 f6 \& r( }
ERROR:MapLib:30 - LOC constraint V2 on DDR2_DQ<9> is invalid: No such site on
9 T# g  n% l2 `; M, b  K) R% @   the device. To bypass this error set the environment variable
, a- r, A- A6 X. t$ B+ S; i   'XIL_MAP_LOCWARN'.

上面的问题是引脚问题，我是按照硬件电路的引脚分配的，结果过编译出错，但是如果用ddr2自动生成的ucf，把引脚名字改掉就可以通过编译，难道是ddr2自动生成的引脚配置不可以改变么？如果这样的话感觉及其不合理，哪位有大神帮忙解答一下，非常感谢。

kaiden

我的解决方法如下，
1、DONE_SOFTANDHARD_CAL这个信号我在代码内部将
) G  Z, G5 B. G3 K2 U(*IOB  = " FALSE " *) output  reg         DONE_SOFTANDHARD_CAL,
: `# J/ [  |2 L改为
- x, H6 W$ w6 Q: l# m- X(* keep = "TRUE" *) output  reg         DONE_SOFTANDHARD_CAL,//
' @0 O7 X+ p) _' K能够顺利通过translate，当然也可以直接在ucf里面注释掉，到底有什么用处我也不知道。
2、我查了好久，很多人回复说是器件的引脚封装不对，我很纳闷，硬件的ucf是主管给的，咋可能有错啊，所以此类的回答我都忽略了，但是休息了一上午，我再看看主管给的ucf，发现型号不对，我的ddr2 ip核是xc6slx9 兼容16 和 25 ，但是主管给的ucf里面的是45，这蛋疼了，我立马问主管，主管说，“我让你对照pdf看有没有问题，你自己说的没问题，具体对不对我也不知道”，我当时就很无语，对照pdf，全都错了，我重新更改引脚配置，最终进行到了下一步。
; S9 @! q: d! N: j, x: x2 d有两个双向口，编译之后说我提供的引脚是单端的！OK，我要继续解决下一问题了，如果有大神了解的话可帮助一下，引脚在电路板已经固定了，我要怎么该   这个两个信号的引脚分配 DDR2_UDQS_P; DDR2_UDQS_N;