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基于FPGA的全数字锁相环设计

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发表于 2009-7-13 09:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-9-15 16:09 编辑
" P, S6 u5 X! w7 M
! f# i1 B6 M7 N: V7 g1 B板块冷清  我来加把柴  把自己手边的这方面的资料都发上来 希望对大家有帮组  w+ x6 z: s: G+ ]/ z/ q
游客,如果您要查看本帖隐藏内容请回复
( a. G+ V, H4 [0 Z. h/ U

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2#
发表于 2009-7-13 21:34 | 只看该作者
今年我的毕业设计呢,当时偶写了个最基本的PLL,结果答辩组的老师居然说没完成。汗

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3#
 楼主| 发表于 2009-7-14 11:14 | 只看该作者
嘿嘿 那你怎么毕业的啊

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4#
发表于 2009-7-20 00:24 | 只看该作者
答辩的时候 有的老师在抽烟 有的吃糖果 有的老师睡觉

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6#
发表于 2017-3-22 08:56 | 只看该作者
很好,下载来看一下。
, c0 r2 P2 [6 G; v+ {

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7#
发表于 2017-12-10 08:04 | 只看该作者

; Z- q  W" U( o' V/ O9 q6 L' k很好,下载来看一下。

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8#
发表于 2019-7-11 18:01 | 只看该作者
看看楼主怎么弄的
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