VHDL 给端口赋值报错怎么办？

henri

VHDL 给端口赋值报错怎么办？

最近开始用VHDL 写程序，定义了一个输出端口filter_out  
  ENTITY f_Current_A IS
   PORT( clk                             :   IN    std_logic;
         clk2                            :   IN    std_logic;
9 I; h: @* Q4 g7 U         clk_enable                      :   IN    std_logic;
. s; i( _8 J- q         reset                           :   IN    std_logic;
- {  c8 y/ m+ f$ I         filter_in                       :   IN    std_logic_vector(15 DOWNTO 0); --
5 t) X6 ^5 o3 W- H, Y         filter_out                      :   out   std_logic_vector(15 DOWNTO 0)
% ^& D' k; T/ V       );
END f_Current_A;
5 U1 B9 ?, m2 |! `在程序process外用一个整型量tEmp给filter_out  赋值时永远有错误，无论把tEmp的数据类型改成何种，filter_out类型改成何种，编译时都有错误，万分沮丧；求高人指点；具体错误为ERROR - CD371 :"E:\filter_design\iir_selfwrite.vhd":177:16:177:37|No matching overload for conv_std_logic_vector；
6 d1 z6 f+ |0 |* K
赋值语句为
...................................
END PROCESS Output_process2;
" N* U' T; W' d9 D# X  filter_out <= "0000000000000000";
  filter_out <= CONV_STD_LOGIC_VECTOR(tEmp);
$ G$ D9 P9 h% Y" b/ @  只用filter_out <= "0000000000000000";倒是没有问题。

8 D  T. z& P& D# S) m' Y请教大神，非常感谢！

wwk

一个信号应该不能同时给他赋两个值

Colbie

ERROR - CD371 :"E:\filter_design\iir_selfwrite.vhd":177:16:177:37|No matching overload for conv_std_logic_vector；
( K5 U- I) k+ f9 Z4 c, Zfilter_out <= CONV_STD_LOGIC_VECTOR(tEmp);
注意：
添加 ieee.std_logic_arith.all;
) ]$ V6 p6 g, [$ O7 W8 @# E且 filter_out <= CONV_STD_LOGIC_VECTOR(tEmp,16);--此处16代表位长，可根据你需求改变。