AES算法中S—box和列混合单元的优化及FPGA实现

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AES算法中S—box和列混合单元的优化及FPGA实现

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于AES算法的硬件实现较为复杂，在此提出一种优化算法中S—box和列混合单元的方法。其中S—box通过组合和有限域映射的方法进行优化，列混合单元使用算式重组的方法进行优化。这些优化设计通过组合逻辑实现，经过仿真并在Xilinx Spartan 3系列FPGA上进行综合验证，可以将结构简化，使AES电路面积得到优化，明显节约硬件资源。
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