Verilog 之 flipflop、latch和register的区别

pulbieup

触发器：flipflop
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# H( [: ^' y7 R0 m" e1 \锁存器：latch

3 F+ j" c1 O& e% U8 m2 V寄存器：register
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     锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时输出才会随着数据输入发生变化。

9 b3 j8 }  ~2 k2 ?# D6 N8 t     触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。
     寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。 触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。 有一些教科书里的触发器实际是锁存器。在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。

0 @( S9 l- p8 `; {4 M8 ^3 s- B钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。
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1、D 触发器和D 锁存器的区别。

+ L" b  ^2 G3 l' e3 A     两个锁存器可以构成一个触发器,归根到底还是dff是边沿触发的，而latch是电平触发的。锁存器的输出对输入透明的，输入是什么，输出就是什么，这就是锁存器不稳定的原因，而触发器是由两个锁存器构成的一个主从触发器，输出对输入是不透明的，必须在时钟的上升/下降沿才会将输入体现到输出，所以能够消除输入的毛刺信号。
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2、latch和filp-flop的异同
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