FPGA中自定义了一个FIFO有点问题怎么办？

henri

请教大神，我在FPGA中自定义了一个FIFO，一个RAM，两者都与DSP的总线XD（16位）相连，错误提示如下：
Error: The pin "XD[0]" has multiple drivers due to the non-tri-state driver "dataram:ram_hinbc2|altsyncram:altsyncram_component|altsyncram_lra1:auto_generated|q_a[13]"
一直到XD[15],都有同样的提示。
9 c* v4 [* M4 L2 v& y0 QFIFO与RAM的片选地址并不相同，请问该如何处理，谢谢。
3 s  F9 O/ q* @6 H& [如下：
+ J$ D/ o# k8 t7 C# h! fnewfifo fifo2_ARMtodsp(//FIFO COMPONET
$ m9 |/ h9 }8 x$ s        .aclr(FIFO2CLR),
        .data(DATA),
        .rdclk(XCLK_DSPOUT),
        .rdreq(FIFO2RD),
' S8 s2 `1 l- D/ N$ o        .wrclk(FIFO_CLK),
        .wrreq(FIFO2WR),
2 \1 I  [3 Y. \8 {5 F- R8 i/ a- Q3 E$ b        .q(XD),
9 U- h) `- Q5 J6 b0 A        .rdusedw(FIFO2RDDW),
        .wrusedw(FIFO2WRDW)
        );
0 N" B- e0 D1 C8 w9 B  ?  ^8 \以上是FIFO的定义。
dataram ram_hinab1(
5 h0 v* m* \: a1 }' o3 Z/ T. n7 J        .address(add_hin),
        .clken (cs_hinab1),
, ^; }; Y- t% S- `        .clock(XCLK_DSPOUT),
8 [; q6 v$ l4 j' F1 z7 \; X        .data(RD_CNT_HINAB1),
        .wren(wr_hin),
        .q(XD)
        );
以上是RAM的定义。
两个模块都有.q(XD)。
请教大神，非常感谢！

wu68aq

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