FPGA - 按键的消抖，verilog中关于并行处理的心得...

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1，erilog入门经验（一） always块使用
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8 Q9 c1 [, l) v7 x" J6 C如果我们把按键的输出做为一个时钟域（时钟频率未知，但信号的slow rate是已知的，既最大20ms左右）的信号，用另外一个时钟来采集这个按键的输出，则就可以把按键的消抖归结为一个最基本的CDC问题来处理。而问题的核心是如何确定采集时钟的频率。假设采集时钟的周期小于20ms，那么，采集时钟就有可能两次采到按键断开时的不确定的值，就没有办法避免采用CDC电路所想避免的问题。所以采集时钟的周期必须要大于20ms。假设采集时钟的周期大于120ms的话，就有可能采不到按键的闭合信号，所以采集时钟的周期必须小于120ms。我们在这里选用周期为25ms的采集时钟（频率为40Hz）。
6 v! _8 ]; ?& h& F下面的verilog实现实际上是一个标准的CDC电路，直接可以用来做按键的消抖。
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