allegro 走线疑问

asdf193 · 发表于 2019-8-31 17:12

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请看图片，这是一个CPU往DDR上走的线，仔细看线上两边有铺铜，这对电路性能有什么影响，能有人解释一下这样走线的原理和好处吗？

asdf193 · 发表于 2019-9-1 18:15

https://community.cadence.com/ca ... with-tabbed-routing 这个网址里面有详细的说明

asdf193 · 发表于 2019-9-2 11:30

jialebihaidao 发表于 2019-9-2 08:51
% d' ^- X$ W- @3 u7 S& n控制阻抗的吧

是的，因为空间受限，所以增加这个形状，对电感没有影响，但是会和相邻增加容抗，以达到阻抗要求，这是INTEL出的，

emmashao · 发表于 2019-9-2 15:21

asdf193 发表于 2019-9-1 18:15
k$ s3 e0 f7 c# ^; {https://community.cadence.com/cadence_blogs_8/b/pcb/posts/next-generation-hs-routing-with-tabbed-rou ...

学习了多谢。

鲫鱼3525 · 发表于 2019-8-31 19:57

服务器上有这个，阻抗匹配用的。

gumeng · 发表于 2019-8-31 22:59

这一段是细线，不是五十欧姆，所以加铜皮会使阻抗接近五十

cxt668 · 发表于 2019-9-1 13:56

这个是怎么加上去的？

zlovy1991 · 发表于 2019-9-1 16:06

服务器上是补偿阻抗的，是小软件加的

jialebihaidao · 发表于 2019-9-2 08:51

控制阻抗的吧

jccj_wan · 发表于 2019-9-2 14:40

在intel的板子上经常看到，不明所以

饕鬄翎鸶 · 发表于 2019-9-5 15:54

学习了

155351394 · 发表于 2019-9-8 13:16

长见识

bingshuihuo · 发表于 2019-9-8 17:14

服务器上有这个，阻抗匹配用的

Helen_jj · 发表于 2019-9-9 14:57

cxt668 发表于 2019-9-1 13:56
6 V* k2 h& n+ i% n8 P这个是怎么加上去的？

有专用的小程序加载输入命令就可以根据所需要的加上铜皮的长宽高

wyhnju · 发表于 2022-7-18 10:58

请问还有网址吗？原来网址打不开了

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