FPGA-2-看看source insight 是怎么支持verilog HDL的

thinkfunny

引言
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工欲善其事，必先利其器。最近用verilog在FPGA上做一个简易的计算器，整个工程由6个模块组成，之前写的代码都是很小的，模块也很少，一般就一两个，没感觉出别扭。但是模块多了就发现，模块之间的关系就比较复杂，例化一个module时，要反复查看模块的接口，这要反复打开关闭对应的文件，比较麻烦。我之前是做嵌入式软件的，深知一个好的代码编辑工具的重要，其中source Insight是其中的佼佼者。所以就想用source Insight来写verilog，但是发现只支持VHDL，不支持verilog。事在人为，经过努力，终于搞定，效果还行。变量的索引，模块的索引，很方便。
4 X5 E- W0 v$ u3 U
2.1下载对应的clf文件

官网链接：
" e2 K3 p& Y/ E+ S  n

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xiaogang1012

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