FPGA-10-DFT之BIST

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　引言

　　随着便携式设备和无线通讯系统在现实生活中越来越广泛的使用，可测性设计(DFT)的功耗问题引起了VLSI设计者越来越多的关注。因为在测试模式下电路的功耗要远远高于正常模式，必将带来如电池寿命、芯片封装、可靠性等一系列问题。随着集成电路的发展，内建自测试(BIST)因为具备了诸多优越性能(如降低测试对自动测试设备在性能和成本上的要求、可以进行At—speed测试及有助于保IP核的知识产权等)，已成为解决SoC测试问题的首选可测性设计手段。

　　在BIST中常用线性反馈移位寄存器(LFSR)作为测试模式生成器(TPG)。LFSR必须产生很长的测试矢量集才能满足故障覆盖率的要求，但这些矢量消耗了大量的功率。

　　另外，在系统工作模式下，应用于给定电路的连续功能输入矢量具有重要的相关性，而由LFSR产生的连续测试模式之间的相关性很低。因此，在自测试期间会增加电路中节点的翻转活动，导致功耗增大。

2 功耗分析和WSA模型

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fanichicl

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