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基于FPGA自主控制浮点加减控制器设计

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A-Lin

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1#
发表于 2019-8-26 07:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 A-Lin 于 2019-8-26 10:25 编辑
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基于FPGA自主控制浮点加减控制器设计

) A; ~0 p, V9 u1 {" _2 T" ?提出了一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法;该控制器在接收到操作数类型与参与运算的操作数后,在内部时序脉冲作用下.可以自主完成操作数的配置以及浮点数加/减法运算的功能,运算结果传输到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数类型与操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接。
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fanichicl

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3#
发表于 2019-8-26 18:34 | 只看该作者
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雷北城

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5#
发表于 2022-7-8 14:47 | 只看该作者
基于FPGA自主控制浮点加减控制器设计

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瞪郜望源_21
  • TA的每日心情
    开心
    2025-7-23 15:53

    • 签到天数: 1134 天

    [LV.10]以坛为家III
    6#
    发表于 2022-7-8 15:25 | 只看该作者
    不错，好东西，很是专业和深度，学习下

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