做时序约束遇到一个关于FPGA偏移约束问题。

paprill

1 G% A% K3 W; e' o6 f这两天做时序约束遇到一个关于FPGA偏移约束问题：晶振输入FPGA的时钟 sys_clk 50MHz，经过DCM输出30MHz时钟dcm_clk，dcm_clk驱动信号输出（时钟一块输出），该输出信号进行输出偏移约束，假设参考30MHz时钟时OFFSET的值是15ns，但实际约束是根据sys_clk进行的，则此时OFFSET值应该如何设置？又是根据什么方式变换出这个值的？
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    虽然如此低频率的设计没有必要加入偏移约束，但是还是想从原理上弄清这个问题，踏实！！
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* p# y3 E0 |2 d6 H7 }5 D  D: a5 I    相信这个问题很多人肯定也疑惑过或正在纠结中，请大神不吝赐教！！ 或者分享一个资料看看也行（在xilinx 237文档这timing closure文档中均未见相关说明），非常感谢！！！