ba于FPGA的高性能全数字锁相环设计与实现

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ba于FPGA的高性能全数字锁相环设计与实现

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擅 要：本文提出了一种适用范围广泛的全数字锁相环(ADPLL)实现方法．在锁相环输入频率未知的情况下，实现锁相锁频功能。
4 T& {  _( G. _) f本文从全数字锁相环的基本实现方式入手．进行改进，并使用VH DL语言建模，使用FPGA进行验证。
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