有两个问题请教大神。

felton

  |$ ?5 g; v/ l9 Q有两个问题请教大神：
1.FPGA如何合理的把内部的驱动时钟输出，用于驱动外部芯片，如AD。时钟200M以上。
, c8 U7 i4 u; Z( oXILINX 和 ALTERA两家的芯片有差异吗。
% |! U/ v0 H+ J/ V6 G2.同时，要把AD的数据读回来。是否要考虑PCB走线延时影响到的时钟同步问题（数据的建立保持时间，或数FPGA读到AD输出数据在期望的一个或数个时钟后）。如果有影响要调整，是用示波器实测还有用别的方法。通常是怎么做的。
" H& ~8 q& q8 s5 r6 ?; _, H5 U1 d希望各位大神给点意见。非常感谢！

Colbie

! ~7 ~, q9 P9 u2 a1. 直接用DCM模块输出一个时钟 再用一个ODDR直接输出到你外部引脚上就行 还有你200M的时钟 应该是查分的吧 你可以用DCM生成两个200M，相位差180度时钟 用两ODDR输出。
/ R) {4 H6 b; l2.没做过200M的AD 这么快的速度 估计会影响 尽量保证输出等长吧 其他的也不清楚 。

felton

Colbie 发表于 2019-8-23 17:22
1. 直接用DCM模块输出一个时钟 再用一个ODDR直接输出到你外部引脚上就行 还有你200M的时钟 应该是查分的 ...

* A+ v; t- v% _- d
) Y& U0 X; n7 A; p8 f谢谢大神，之前看资料好像不需要两个时钟，DDR直接可以根据CLK双沿输出0和1吧。
! O; Z2 v; r( `# B

Allevi

felton 发表于 2019-8-23 17:23
谢谢大神，之前看资料好像不需要两个时钟，DDR直接可以根据CLK双沿输出0和1吧。

: ?5 ?, W0 }: N% p/ t
DDR确实是可以双采样的 你用的是DDR几 我现在用的DDR3反正都是差分时钟。

felton

Allevi 发表于 2019-8-23 17:24
DDR确实是可以双采样的 你用的是DDR几 我现在用的DDR3反正都是差分时钟。

0 r' r7 E& P% K1 a8 s6 r9 g
9 ]. m; Y3 e: ]: [! n我用的是ZYNQ，只是之前考虑输出AD采样时钟，没用过这类的东西有疑问。

A-Lin

1、altera有个专用的原语“clock—***”具体忘记了， 并且硬件上也要接在PLL的专用时钟管脚输出上面才可以，如果接在普通管脚上面输出的时钟抖动会比较大，不要那样用；xilinx用ODDR就行了，输出200M没问题。
2、这个相当于一个源同步模型，参照源同步模型的时钟约束方式做适当约束即可，你200M的AD，数据接口应该是LVDS的。用示波器测试是最准确的，不然一般是内部的逻辑分析仪吧。

felton

A-Lin 发表于 2019-8-23 17:25
- l0 o& r" i  p, }1、altera有个专用的原语“clock—***”具体忘记了， 并且硬件上也要接在PLL的专用时钟管脚输出上面才可以 ...

0 Z+ ^4 z( m0 R1 p* B! ]4 K谢谢了，大概了解清楚了，
9 ?! k: \& [4 w# b, W1 O内部的逻辑分析仪是FPGA内部的吗？有没有介绍这方面的文档。

sunygd

请问，如何用CPLD控制AD芯片？

Taio

sunygd 发表于 2019-8-23 17:26
' ^0 z5 Y" U/ K% }3 S9 G5 T请问，如何用CPLD控制AD芯片？

6 P; q4 f4 f4 x% z
1、逻辑分析仪是FPGA自带的IP实现的，xilinx 一般是chipscop，altera是signal tap，可百度相关资料，蛮多的；
2、CPLD控制AD，你只要按照AD芯片的接口时序来操作即可，高速的的AD一般不会用CPLD做，CPLD资源太少了，只能做一些简单的与或非而已。
  _/ D. x, i) L" r$ r3、建议你认真读DATASHEET。

House

FPGA、CPLD本身就不适合用来输出200MHz的时钟。
9 V$ r7 X8 P' w: Z, Z6 ~1 P对于需要提供200MHz时钟的系统，应该考虑使用专门的时钟芯片，而不是FPGA，或者CPLD。
仅供参考。

artic

路过。