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根据上一节描绘出的框架，本节我们来实现PAL信号(720576) 经过 DDR存储 缩放为VGA信号(800600)
H! z! Z" N" O! Y9 {- X很多人会问，缩放是不是可以放在DDR缓存前面 答案当然是可以的6 ?% s8 I/ h. |2 r9 o- ~
本节介绍 PAL–DDR2—缩放—VGA
, d C9 a! \: a1 q* Q) o 下节介绍 PAL–缩放—DDR2—VGA
D8 e& ~* r5 `, S) t 由此可以看出以前的PAL–DDR–PAL框架的好处 每个大模块都是利用fifo相连接 这样在插入一个新的模块的时候，只需要改变fifo之间的连接关系即可，但是，在此要特别的说明，再添加某一个模块的时候，最好自身携带一前一后两个fifo 这样程序方便移植5 }% F M' _9 g) S
2 y3 G x h( p/ T% J
下面介绍如何将缩放模块插入到写好的框架中; G s5 F0 M( e) D
首先明确 缩放模块插到哪里0 }0 b& l/ H8 @6 d4 \4 K
本节介绍的是从ddr读取数据之后插入缩放模块 因此 在视频输出处理部分插入$ I) n S* l3 H& p# Q( t- b
, o) f9 G6 x2 W4 L) f
读取DDR2数据 => 64bit fifo缓存 => 16bit fifo缓存=> 缩放 => 显示
6 m! \( t; i5 F2 X/ f; [% e! m; v; D6 h
16bit fifo接口：
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: `3 g& d% }" }/ s, M% ^% D' U9 U3 A: o3 X
1 c/ z) ^/ _" _. q) b( Q6 v& p8 }
( L5 _4 _- m+ \: t; ?2 s* s: n' x1 O8 v3 T: l
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发表于 2019-8-23 09:30
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