用FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)（中）

ulppknot · 发表于 2019-8-21 09:30

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3 FPGA仿真整个仿真结构如图1所示，由相位累加控制器和sin波形存储器组成。仿真生成采样率为44.1KHZ @1KHZ正玄波和余弦波(相位相差90度)。

tb_dds源码：

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artic · 发表于 2019-8-21 18:11

用FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)

chengoes · 发表于 2019-10-5 16:25

学习学习一下

小如亮 · 发表于 2019-11-7 18:54

1所示，由相位累加控制器和sin波形存储器组成。仿真生成采样率为44.1KHZ @1KHZ正玄波和余弦波(相位相差90度)。

liuxiaowa · 发表于 2020-7-13 20:52

学习学习一下

lbzhu · 发表于 2020-7-14 16:30

谢谢分享谢谢分享

yalsim · 发表于 2020-7-14 16:34

支持一下

雷北城 · 发表于 2020-7-16 16:25

学习了，谢谢分享！

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