verilog功能仿真流程

ulppknot · 发表于 2019-8-20 14:43

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本帖最后由 ulppknot 于 2019-8-20 14:44 编辑

一、编写verilog源文件，在diamond中编译。编写testbench文件。在diamond设置中将仿真工具设置为modelsim，运行仿真向导

二、自动进入modelsim，

　　编译全部

　　运行仿真---library的work下，选则测试文件，右键仿真

　　点击运行到或者运行一段等

testbench实例

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kinidrily · 发表于 2019-8-20 18:07

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