FPGA如何连接DDR2

ulppknot

一、引脚分配原则


1   DQS    DM有固定的引脚   不可变   DQn有8个引脚   该引脚之间可以互相调换位置  但是FPGA其余IO不能当作DQ使用
) Y8 |; Z5 u, |) Z
) S4 ?2 C+ {7 g2 t7 o# J  G2 K6 B/ {
如图：
% w, v8 |6 r+ i! }0 a9 a
5 e2 c3 |, z, K, ]! t9 u* [# m/ B
8 H# g& W/ O1 c6 G! B8 c+ |


只有标有DQnR的引脚才可以被设定为DQ信号
6 e6 W$ P4 V; S  y5 r1 ]
! E; X% R2 \- _  {; G$ b3 j
2  其余信号地址线EAn 和控制线 CAS  RAS  CKE...随便在该bank找到IO即可
4 w% r6 y0 j# w/ p5 U5 [0 I
4 O% f0 w9 ?# }, F2 m8 x2 d' F, @3 U
# I1 H8 ^: A/ e% j3  vref引脚要连接DDR的vref  即参考电压   是DDR2电压通过电阻分压得到

二、等长约束
4 {6 N- d) ^) t5 x8 [: W" F

/ H# G) n8 ~+ J" }8 }! n9 O    1 在一个8位内   DQS   DM   DQn信号等长  且在同一层走线

4 c. X: P+ s; _2 e' T
' w% g8 a) U8 U2 q! B. l    2 其余控制信号线以及地址线等长

$ }0 ^; {- }& e5 U

" T+ g/ t, Q; `3 X& z; t

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