Xilinx.com 和 Xilinx 技术文档中的常用术语定义（8）

uperrua

Q
5 j- e, c) c4 QQ
正交

QAM
/ c7 X7 T$ h; c6 D$ B! J正交幅度调制
! ~& ]8 F# F/ L! f% d, Q
$ T9 y  X: s6 wQM
0 z( e( l7 G5 R8 s  ~" u正交调制器
  g9 ]! B9 M, _# K* O8 }/ d# j
1 ?4 }! W+ Z  j5 J, S5 c( SQMC
正交调制器校正
; `8 `1 j8 z  H3 l. H+ O
QW、QWORD
四倍长字。八字节。
, [/ f: ?3 j: @* V1 N9 D" Q

R

R/W
读/写
) n, l* m* z9 K# C
R/WC
读/写清除

$ Q; P  K3 ~/ i- V/ gRAC
读取地址信道控制器
$ ~0 F2 m6 ]  B% ?' w; ?$ t
+ m( N1 @3 K7 g" k& a/ J竞争检查
是将数据从源寄存器传递到目标寄存器所用的时间与驱动每个寄存器的时钟线的歪斜量之间的比较分析。如果时钟歪斜大于传递时间与保留时间之和，则存在竞争情况。

9 T' d( e8 [9 [  K; f8 K+ E5 h) q基数
通常为二进制、八进制、十进制或十六进制基数，在波形查看器中会使用这些基数来显示波形。

; Y+ @$ T& @5 kRAM
随机读取存储器。读写存储器，其访问时间不依赖于数据的物理位置。
: [5 V3 U# j. J: Q1 T: a, l( I
基于 RAM 的 FPGA
是其配置数据将编程到随机读取存储器中的 FPGA。您可以对这些器件进行重新编程。
+ n4 w" d8 q& l  x5 B
RapidIO
" \' b! g8 @7 B# E! \5 U* `* d一款适用于嵌入式系统的新一代交换结构互联架构，同时针对高带宽与低时延进行了优化。在 250 MHz 及更高时钟速率下，最初的实现方案有望超过 1.0 Gb/秒的吞吐量。应用将包括网络、多媒体、存储以及信号处理领域中的嵌入式系统。

rat's nest
是一种由线条组成的图示，用于表示在 Floorplanner 窗口中放置的逻辑之间的连接。

RBT 文件
原始 BIT 格式文件。ASCII 版本的 BIT 文件。

RC
根联合体
/ j- v( m9 T/ E- V& M0 U# ~0 w
, r5 [# s- `* ]/ `9 a, G! oRCB
读取完成边界
* b9 a" x, E5 U% N4 J
* x4 X$ U7 w  W1 m3 f$ o3 ~9 XRC/EP
根联合体/错误毒药
! B0 d! U9 t) @' ?/ _  m5 k/ C
RDC
% a3 L4 C$ e/ Y读数据信道控制器

RE
) O$ d" D1 |" Q- b4 Y5 K无线电设备
/ t' R1 j# C: ?7 [" u; Q
8 w3 C4 L1 f9 {0 I3 F! @2 S$ J) V读回
是将下载到 FPGA 器件上的逻辑读回到源的过程。目前提供了两种读回方式。

• 逻辑读回通常伴有比较检查，会验证是否下载了完整的设计。
• 状态读回存储在器件存储器元件中，以确保器件能按预期那样运行。
  ' G) ^: i8 B, C. V$ o2 w8 B

可重配置计算
一种在系统设计中使用可编程逻辑器件的方法，可修改基于硬件的逻辑执行各种任务。众多优势包括使用更少的组件、更低的功耗，并可带来高度的灵活性。此外，还可对现场联网设备进行远程升级或维修。
) Q6 x, x# g2 w0 {9 f
1 _0 ~- H: U2 X( ?. p2 I& zREGAD
寄存器地址
( v! s6 b4 c4 F! f3 A, a
寄存器
4 G8 }; Y- D% O+ e) J8 h3 M* T用于存储位（1 和 0）的数字电路。

关联布局宏

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路过。