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x
I% K/ S, R% s4 K( Y( S; s
I/F
# N8 }" u/ u/ U& U8 ?接口
0 C1 [6 e& A- J% d# ]9 W! J/ J
# o! e7 _" f, ?I/O% ?' N; Q8 a! |- Z( j7 u
输入/输出. 可用于打开和关闭芯片上信号的物理连接和各种电气标准。0 d0 o. S1 M6 o
# z* H( z* b& {& E7 m ]I/O 库
& U: E! R7 v+ \( v/ CIOB 模块组。" b3 A5 G# r' u/ P& _
( z9 ]4 A1 ^+ Q, ?I/O 模块3 o3 s+ f, {0 R% H4 Y4 [
器件的输入/输出逻辑，它包含引脚驱动器、寄存器、锁存器和三态控制功能; E/ b) d/ y$ J, C1 d$ u4 W
! o% z- S) m4 f- n: NI/O 管脚: k' T6 r- d3 F f3 ^7 }
输入/输出管脚，用于连接设计逻辑与器件引脚。
5 A4 W- C' ?; q0 d( t6 X4 d' L# _( O) i: S1 R
I2C
4 c( R A. O; F# T$ ?' DInter IC 总线
' Q" z7 |" _! N) m% u6 _' C, t1 F- s7 G5 w; S
IBA
4 r( A- @- p( E( r集成总线分析器0 X( f. d( x% a+ a/ Z: h; c
% c1 e- W7 d* B' e5 HIBERT
1 J7 B* ` ?, x F9 y& b2 s/ B集成式误码率测试器0 ~5 x a1 @" i: F3 C Y* D
6 e' H% T! t/ v% f9 g; J
IBIS
2 S9 l- E+ M; x一种输入/输出缓冲器信息规范。器件建模标准。您可以使用 IBIS 来开发行为模型，该模型用于描述器件互连的信号行为。
( b# O6 S. f) C& o/ s3 m) {; p; g) L2 D; ]. Q/ F+ C) v
IBISWriter
( p' r. \( O9 S! K9 t输出 .ibs 文件的 Xilinx 命令行工具。此文件由设计使用的引脚列表，连接这些引脚的器件内部的信号以及连接至引脚的 IOB 的 IBIS 缓冲器模型组成。
9 r& d& A1 U4 j7 L
4 Z$ G, O$ H9 ~) s0 hIBTTCC/ Y) V( y. i9 w; m P- W
不定字节传输命令计算器
Y2 J% [( l8 C9 ?. ]: S7 `6 A" U% L4 Q' w! O6 F k
IBUF* k# |3 p; P" n, P6 c- U
输入缓冲一种电路，它可以保护芯片，避免其最终导致电流溢出。% Y& Z4 u, v# i3 S4 N
* X% `7 ~( k& K" U
ICAP- J3 R5 ~0 p% P' G
内部配置访问端口9 h% z& z% _, |1 z: ~5 Z
; ~4 C6 x# c$ D& E k+ @
ICR
/ q% ^% X% f& [5 |$ H8 Y中断清除寄存器" |' N9 B" ]7 p: ^
- q& G/ v5 {* G, ]ID( t8 w7 Z" ?; y4 R+ |* Q) Y1 o" p
标识符. e7 U* B! U# M+ x1 h; k; P
7 v. b" Q2 }* A7 `" n% u
IDE
1 W0 H' G6 @% N6 X集成开发环境7 s' @$ C3 ~% W1 d0 D) [$ x$ j. l
) c+ S5 v% n6 w4 ?: D2 x( M) Q! G
IDELAY5 m: @+ L/ O! B% k
输入逻辑延迟
; p1 n) ~- a% J* x% `# |) f. C, F: v* r. w. A
IDR7 ?0 q& \$ F1 P6 D# `
已接收消息的标识符
* M0 j6 {; i; W) i5 r# T
/ _2 c- u$ W5 ~: ?* F& d# JIDSEL
+ h4 J3 r7 y. F& z% y2 f+ M初始化器件选择2 t9 z5 C) A5 {! u& Q. S" _ p
" a0 ?( U; G% R9 h! F0 K+ S
IER
! K% J) K. @$ `6 |" X6 F# G中断使能寄存器
& o) U! t2 D" F. _9 S- }. z) S) t- c# O8 f& i. K! e
IES
8 E" Z' P! N) V9 ~+ o0 d* p) c精锐型企业仿真器5 @5 I8 `0 U% ~% ]
: V+ y% {. w7 wI/F
$ U! U" V% |9 Y! D; q3 M接口! b ^9 o/ O0 Q8 `- u4 p
4 _) o% d5 Z/ eIFG# j% ^- r# t# w- h# D
帧间隔& x4 x2 E1 }# d% \' Z; p7 O* y- ~
1 J5 d! @' R. e! PIIC
2 E' n. d7 m7 q3 h( ~集成电路
R$ z: C, ~; n) B
& r6 o& ~7 v. i# b/ F1 P8 \IID7 S/ E7 p5 G) s6 p0 ^1 }: O3 m6 l
中断 ID9 _: J8 q* D5 H! L+ h) s6 e4 r
# K, t3 q$ q! dILA/ B* q+ l3 J+ C! h
初始信道调整 K! ~/ {" k' w1 m( D% L
3 X: N( h* @8 {0 m# yILA
- E; V( N) n: ]+ t M( k集成逻辑分析器
}- |$ F( I& I! A( M
) \1 f# n6 a* UILMB/ I, z; ]+ h) t# x6 O
指令端本地存储器总线
7 j) G5 F% ?' P# S$ h J& q9 H# }$ ~3 k1 F2 }7 l; {
ILS
1 |: U) z5 m) z7 V/ k4 B" T( S5 i初始通道同步" H+ i( N8 i; p- X/ ]9 w
% p9 g- J+ Y8 w% |( S6 E1 @2 EiMPACT
: { S% b V' L是 Xilinx 命令行和基于 GUI 的工具，允许您使用边界扫描模式来配置 PLD 设计。您可以使用 iMPACT 下载、读回和验证设计配置数据，并创建 PROM、SVF、STAPL 和 System ACE System ACE™ CompactFlash 解决方案编程文件。. D/ f6 |3 c* c' Y; f+ }
+ M8 O3 t( {& e2 f( A8 S- `, F1 Q
实现* {: }. o# |# E& T* t
是设计映射、布局和布线的过程。是设计流程的一个阶段，在该阶段将进行设计布局和布线操作。 m' a. `' \" k9 f1 \
m, L9 e7 @- {* b/ y3 u/ u
实现工具3 w+ m* r( A4 l% O
在 FPGA CLB 和 IOB 单元中实现设计（宏和逻辑函数）的工具。0 s3 u, F% u1 i/ p- i
+ q; e2 H; w- w( s9 H. }' ~" n
包含文件
- V" Q9 i6 ^8 p0 ~ N由顶级文件中的 INCLUDE_EQN 语句指定的 FPGA 和 cpld 方程文件.7 G+ a" F$ W6 n; l' B+ Z0 n
+ p9 h# a) z6 x索引
: D4 c! T) L j% B. k总线最左边和最右边的位，用于定义总线范围和精度。
; ]/ X! ?6 ?2 o! [# n7 q, W
4 q0 L2 x) p9 [8 JInfiniBand
9 I7 {) S* D& R- |( X采用 2.5 Gbit/每秒线路速度连接并支持 1 路、4 路和 12 路链路带宽的全新行业 I/O 规范。应用包括远程存储器件和服务器。
( o d- a$ Q8 c+ s* A6 d$ z% Y
' s3 R; t, ^% j4 EINIT 引脚
+ }/ V( ^5 v8 `5 C3 O器件引脚，指示器件在加电后何时准备接收配置数据。" n& B6 N1 D" ?! R" J% N
9 p0 @3 i! E! X" w! c' l U% {" }输入
$ R, V- c D% N, c7 v, J$ G" s5 e O数据传入的符号端口。 V- e+ {, f% b2 n
# Z: z4 t; u# X0 I输入负载7 U% R, j5 B* n/ l4 D. J
指定输入所表示的指定单位负载量, M5 V" z6 F; E! p
* ~, X: g! ^ W: o# G5 ~$ [（输入/输出模块）5 H" e6 T9 Z* [1 d9 V* y
是基本元素集合或组，用于实现 FPGA 器件的输入和输出功能。
# i% q# a% |2 \9 z5 ~+ j E- W5 u9 c. a% F! }
输入管脚寄存器和锁存器9 m1 q) B, H1 Y5 a
位于器件 I/O 管脚部分的 D 类寄存器。您可以使用输入管脚寄存器替代宏单元资源。
# H5 H1 g# E3 p5 M' Y/ n9 Y: I) U
5 X. [7 i* p8 V) s安装
3 |, w& x% I8 C) I! Y, N6 rXilinx 安装程序用于将 Xilinx 软件安装在硬盘或 系统实例中。.
; o! b6 p0 f, ]' ]: E! h8 w
1 W+ N9 P. t1 U7 N: U- C实例: J- r! c$ I) e3 f/ d; w
设计或网表中的一个特定门电路或分层元素。“符号”一词通常用于描述原理图中的实例。实例是通过引脚和网络来互连的。引脚是一组端口，您可以通过这些端口将实例与网络连接在一起。您可以使用基元实例来描述平面化为最低级结构的设计。
0 E" J9 @6 X; d" ~: h1 X* X3 D& A
; k% W. E, L$ B3 R例化0 _0 y1 ]% F0 j4 B7 B n- E
是一种放置符号的操作，该符号表示设计或网表中的基元或宏。# [) m$ i1 E/ |0 l/ j3 E# D$ j v
+ h9 z1 }! l+ S7 w/ }
系统内编程
( i& Q, d8 L8 G$ J! e在复杂的可编程逻辑器件焊接或插接到用户系统之后，对其进行编程（定制）的方法。
+ |. d! i" |" A! X
2 e0 a: d4 ~9 d, k知识产权
* E* X7 O/ C: g' T6 }1 S; Z, E可在可编程逻辑中实现的一种功能或算法，具有定义的接口（输入、输出和控制），而且基于该接口具有确定性的表现。IP 可作为源代码或加密网表进行交付。在半导体设计行业中，IP 是指预定义的功能，如处理器或总线接口,通常已从软件开发者那里获得许可。 您可以直接在芯片，如固定逻辑或可编程逻辑器件中实现IP核，可以在产品开发过程中节省芯片设计人员的设计时间。 内核的同义词。6 }# F4 X! u" {# d( M: B: h
- {, g6 d) [) p! q5 e7 l
交互& [2 i! d' `! [) Z7 L
交互描述的是一种流程或工具，它需要与用户进行交互才能执行或完成其任务目标。
+ _" |2 j# @/ a8 X, i0 S7 a* ?# d2 I
互联
: I- d f- u `+ {2 l d& v$ z在可编程逻辑中，用于连接存储器元件的芯片可创建逻辑电路。8 k% g$ O9 X9 o
; S$ A, e4 v- j互连线路1 ?- m0 J) g9 r8 D( E5 n% c
网络的任何部分。
$ |# L, f$ `: M) I, X/ Q1 c9 U' R2 u! t
接口程序) z3 T: e) u: l" }
用于将设计文件转换为 Xilinx 格式文件、实现文件或仿真文件的任意 Xilinx 程序。1 c& z" q3 Z8 M( H5 x# P) X
. N+ Z0 _ g! Z: n8 l6 Q% {( U内部缓冲器
# ?* _# l! u8 z9 C测试平台波形编辑器用于保存图形信息而使用的存储器。此区域有别于测试平台波形编辑器中的剪切板和副本图形对象。
8 V7 {! o: B0 n* Q2 N. [" Y& e- G
+ i& C2 s2 u* j2 B4 ]8 f1 `5 xI/O 端口
1 h$ O/ o# p& ?5 ?I/O 端口是分配至物理封装引脚的用户 I/O。每个 I/O 信号都可定义为一个端口。: p5 C, }) Q) H3 k2 Y }
4 C" P- G3 t0 s: O! U
IOB% |% ~" W: P5 H# ~) \
查看 输入/输出模块。
1 p: m' w& g% B6 `
$ s9 X6 x2 p* t3 o" n B% P ]! AIOC: `' Q$ }+ h- M7 s$ W, x' m' S2 L$ \
在完成时中断0 j: Y- p( `- }9 U1 ~) r2 y8 }
& B- R! @. W6 A& Z! p8 FIOP, B: c) K( d$ V0 E7 j# C$ R: x
I/O 外设+ g9 ^- H, @' I% c
6 T* a, o1 @! o1 {, t# Z" D
IOPB
9 y. o8 D% i' r1 c3 m指令端片上外设总线
2 k7 Y3 [+ I& S8 l4 C% b5 B: `5 ^; x5 d1 N
IOSTANDARD
" j; K1 |) c7 x) f- r7 H5 m7 \6 \一种基本映射约束和综合约束。您可以使用 IOSTANDARD 将 I/O 标准分配至 I/O 基元。带有 IOSTANDARD 的所有组件都必须遵守 Select I/O 技术组件所遵循的布局规则（库规则）。6 v& O6 o* X; Z+ A8 \$ N6 Q
+ S' X4 K6 r X3 h0 p# e
IOU% }5 w7 e* [2 j2 z" T( r
输入/输出单元! ~, z8 x5 y, ~, H+ Z7 W0 r: D
* F- I" n* S" t v( g9 K5 @IP
- D$ i" ^, ~0 h/ S查看 Intellectual Property./ y/ ^6 v. Q- p
& Z7 ^. w% o1 P: K2 ?
IPG& O! S/ Z \1 i; d1 R0 `% L' ?$ H, p# |
封包间隙/ t$ U5 e. f1 ]8 k$ `& J) x7 y
8 V# F" i/ h8 {. g
IPIC
+ h+ Y4 \+ f) oIP 互连。. |, I5 Z# [0 M2 A, U- {
" C& _( L: L( T5 NIPIER2 G# V' ?* V, R+ \$ @/ `
IP 使能寄存器- q. ^* P: N+ F* P2 t/ v7 J
" ]" H$ h# |- _ N. C/ z
IPIF7 ~1 o: ]6 p8 q9 b$ u2 P p
IP 接口
, }8 \% ]+ g- {
. |8 G( z; R& @. L" I% pIPIR) B( {# ~' T: E2 C) f
IP 中断寄存器
/ _. w; t' L- _$ `( D
. h% J) f- [* G0 a+ X5 }IPISR- K( N6 R; h; A3 t; |) t
IP 状态寄存器
& t+ ?0 b5 D2 n1 H" F: S' o
: p' r" u. I2 X' n- k- p! kIPR3 g1 K2 K4 F X8 I
中断挂起寄存器
5 {6 c$ s5 j% Y& Z8 W2 m" T
0 i& k/ R! p4 @' [IRQ! t% x& A& a; t: H- t8 Q
中断请求% m8 t5 b- w. [+ I$ }2 K4 u
: q1 `- D6 o/ ^' A) n, E) d/ e
ISA
) z* S4 a, n% Y8 g Z; M指令集架构。ISA 用于描述如何为编程人员显示处理器的各部分内容（包括指令集、寄存器、中断、异常和地址）。
$ B0 @' ^% q7 }! U6 U
# q3 e& E! B4 {+ C8 xISC
3 Y$ `; ^. k" J* f1 H0 n中断源控制器
; F% Z# q* ?5 f7 w* Q5 w& T& n% M8 C# Q# V8 Z- ~
ISE®, c0 ^5 _+ H+ I: F; _1 @
集成软件环境. \( C i& E) Z2 l3 w" T+ H M
- M" B$ e4 e5 B: Q; h
ISE 文本编辑器
1 Y5 e% N5 V3 b/ g# _+ {2 N$ ?0 R是 Xilinx 软件，您可以使用它来创建、查看和编辑文本文件，如 ASCII、UCF、VHDL、Verilog 和 Tcl 文件。/ r: Y4 _* ?/ P( Q& T+ q; u S
& y' ^$ Y* k1 b. N _% }& c
ISERDES
* W! Q; r9 o( S3 y j+ O输入并串行转换器另请参见：SERDES。
# v' ~4 y; y) z- U* o- k
; B1 F( ~8 E5 c8 C: `- e$ I$ xISim
# k! K6 ?4 A" B( h( N* xISE 仿真器软件8 v9 f% L* x# g8 w s* @$ E
% @5 W2 W, @8 k- ]. K
ISO9 h5 Q: x: {" L8 x4 {( B, G/ b6 q
国际标准组织
$ V( O, H j8 ?: n
z q( q* {1 O% t同步数据传输1 `7 { @; [7 R
一种具有时效性的数据传输，如视频等。它依赖于有保证的时延和带宽。
; J! U8 q) ~: {
: [ j" r3 n0 TISR
) Q. s' D' l: G g) c- Q中断状态寄存器
- g0 S _! b7 o" M" b8 o2 Z" E) a( Y7 r3 @
ISS$ q6 l) l2 \. u; L. ]
指令集仿真器
/ I$ J: E4 j; t& X, W# B3 Z+ S t3 B$ u: j0 x9 }0 r
迭代设计
+ V( \( B) S% l9 Q% V1 f4 D) N使用指导文件将更改的逻辑添加到已经过时序验证的设计中。它将使用指导文件中的 FPGA 资源来实现尚未更改的逻辑，从而可确保这些路径上的时序保持一致。对于已更改的逻辑，它将使用通用的映射、布局和路由过程来实施。/ C8 Z3 L3 k5 K4 B
$ z5 i4 I$ p. i! C) p1 j
ITM, q9 I. D0 c$ y% R( I5 M. ]9 J
仪器跟踪模块（CoreSight 子模块）。应用于 Zynq-7000 All Programmable SoC。2 O* D3 E& R5 o$ r4 D5 O
5 a0 |% O( \4 C) e; UIUS
% Y' V% y4 U' X8 Y- `! P1 H# a精锐型统一仿真器
4 R0 M, b$ [7 c0 m; ~7 {
6 c9 B9 {2 D \+ J( L- Q" E
* Q& v) T. k7 |( \: Y+ \J
8 y5 m: G" q/ sJEDEC) ?( t" J! O0 U8 `5 W& p' M) L
电子装置工程联合委员会。将器件位图信息下载到器件编程器所使用的 CPLD 文件格式。
. L9 Y3 w9 }2 h2 x7 j! m' J8 Z# e" T) @4 W' r
JESD
9 K7 {0 a: P" ?JEDEC 标准
0 O& V! ]1 \' s% ]" r; e8 z* F$ X. u* ~1 G. X4 k
JTAG
- d1 ~8 f- @/ G& c0 z/ i联合测试行动组、IEEE 1149.1 标准测试访问端口和边界扫描架构! W. ]' U. N; W, F( |
( h8 l- y" Q9 j- X3 Q) r8 e C
# J' L/ f# q2 wK+ P6 T# X; Z0 q4 K9 I# i5 R
卡诺图
5 J; z" C; v9 v8 Q是函数乘积的和的二进制表示方法。卡诺图是一种真值表类型，您可以通过该表获得定义了函数的简化方程。这类方程的简化称为极小化。/ ]% C8 v# x- v4 G
5 w, d& W6 v6 Q/ _ sKHz: B& c% j2 k6 _7 t8 W7 M9 E
Kilohertz( {& l: ~- S+ Y& s w, u
5 d1 z$ ^- {- R% z5 o; gKSPS
6 \* f5 y7 G: h: H每秒一千个采样
9 C( i* ^- V- o1 `* F$ }9 z" f* z3 [" K6 y' {0 `4 m' {9 [- `( r6 o
- _9 y, o( ^2 f8 `- p% L4 D. Q. Z$ ]5 C y& W r% T& h: m2 t
- S& c1 @ e8 ?* n4 q3 D) k |
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发表于 2019-8-14 09:30
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