数字集成电路设计 -- 简单实现除法器的verilog

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引言

除法器在FPGA里怎么实现呢？当然不是让用“/”和“%”实现。
+ a3 o8 X/ `5 L9 q1 ?( Q在Verilog HDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。并且多数综合工具对于除运算指令不能综合出令人满意的结果，有些甚至不能给予综合。即使可以综合，也需要比较多的资源。对于这种情况，一般使用相应的算法来实现除法，分为两类，基于减法操作和基于乘法操作的算法。

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1 实现算法

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