Xilinx.com 和 Xilinx 技术文档中的常用术语定义（1）

uperrua

. R" `9 }0 ^  i' {, V3 o8 M3 o2 u
Xilinx.com 和 Xilinx 技术文档中的常用术语定义
请浏览以下术语表，或选择下列术语之一：

3 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z
3
3G
第三代
9 i5 |  b$ j5 I0 G
: V9 L) ~2 L* \, V3GPP
第三代合作伙伴项目

- `- `# |9 B' P三态缓冲器
0 U$ K3 Q; d. \, R' M8 ^4 Q2 d一种缓冲器，可以使输出信号端处于高阻抗状态中，从而避免该信号与其他输出信号发生冲突。

A
ACK
6 b* \! c6 i7 O1 d确认
3 I. M- a* [/ b) ~# b4 x  f0 E
邻载波泄漏比

ACP

• 加速器链接接口
• 邻近信道功率
  ( E' G# X- J( Q* x' V" W& J+ a+ G

! _3 h0 X6 E! U+ G, z
ADC
模数转换器

地址
4 n% t, M$ M! U存储（如寄存器或存储器单元）位置的标识。
* D  O  e6 w4 g- u& e3 _
AER
7 B/ x7 c2 M% h2 z  E+ K4 C1 K高级错误报告
, k2 {( d; \- g3 x9 S) k& G
7 \9 W& u: J6 @- C0 I8 _: XAFIR
接收过滤器 ID 寄存器

, \6 N' W- s' u* R  o  q6 W/ p1 WAFMR
接收过滤器屏蔽寄存器
) l4 u0 u! j. m/ E0 q) x. |% s
6 k. V9 j5 D1 e& d6 D  G+ U0 uAFR
) y" |/ ~- E7 J$ t: {接收过滤器寄存器
; U" h& d& }0 j( ~. q
ALM
警报

+ H: Y1 m( l7 s7 ?0 nALU
, z2 U# ]$ e* R( Z请参见 算术逻辑单元.
  [/ j. s! n# K( [6 t
AMBA
高级微控制器总线架构。面向高性能 32 位和 16 位嵌入式微控制器的片上通讯标准。
. ]' q+ [, [2 A
0 h, j8 I$ s9 ~0 IAMP
非对称多重处理通常，CPU 有独立的操作系统，资源共享。应用于 Zynq-7000 All Programmable SoC。
9 u6 ^/ H1 e8 J6 l, B
+ k6 C6 i3 q# }3 vAN
自动协商机制

% T2 O8 \% [/ o. Y" Q8 \/ _注解
在原理图中插入仿真值的操作。

ANSI
2 A- q* m$ c' w# S$ \美国国家标准学会

0 m/ M$ H, \6 z) f7 Q反熔丝
是一种通过短路特殊电阻来对连接进行永久编程的器件。
5 S+ R) a1 f0 I$ g) V
! j# e- Z$ s- ?1 zAOSR
警报输出状态寄存器

! g* }% l% d5 E& Z% l+ hAPB
高级外设总线
0 q" m2 i6 o. ?( @4 i3 A- W
7 z  J0 P  f* E) x+ C' JAPI
应用编程接口是由特定软件供应商开发的一组软件库，允许第三方软件程序与该供应商的程序进行连接。

APP
应用

APU
9 M4 h; K9 C6 q2 |1 B" ]应用处理器单元

( C1 A% v: n! ]' E4 e6 U8 q架构
可编程集成电路系列的通用逻辑结构。您可以在不同的制造工艺下实现相同的架构。
7 K2 z: P+ f! I* f5 p' U
架构向导
一种图形应用程序，您可以使用它来定制数字时钟管理器 (DCM) 和串行收发器。它会为所有受支持的综合工具生成 HDL 文件。它还可以为 DCM 计算抖动，并为串行收发器实现通道连接。您可以在项目导航器 (Project Navigator) 中找到该应用程序。
# p- A7 ^7 b. _3 ^, C: F7 K
ARD
5 w8 k  x! V6 v. H地址范围定义
& B+ Z5 o# u  @' |2 {
区域约束
1 k- p- G7 E- s+ Y区域约束是由用户或综合等流程创建的，它可以指导优化过程在设计实现期间的实施。
! W9 k2 `. s9 c* y
8 c' P" S1 r" Y% \  E3 X使用面积与速度的估算
提供有关设计的使用面积与速度之间利弊信息的过程。综合工具可以使用该信息准确地评估这些利弊。
5 M; k5 T, t1 @3 }  t# v
ARHT
自动重载/保留

) Q8 P5 K) r3 a/ n算术方程
用于指定 Xilinx® cpld 的特殊算术功能的方程。
; E' W" F  a; E6 ?; k
算术逻辑单元 (ALU)
9 Z5 A, ]; `; E) `! J1 K% {是一种逻辑功能单元，用于执行算术计算，如加法、乘法和比较运算。ALU 是中央处理单元 (CPU) 的一个组件。
: R: U; J5 Z7 w3 Q
ARM Processor
高级精简指令集计算机处理器。ARM Holdings 开发的32位精简指令集计算机(RISC) 指令集架构 (ISA) 。

ASIC
# r8 G# }: ~. ]: K- m+ n专用集成电路。 根据特定用途定制的集成电路 （vs 通用型）。例如，仅仅用于运行特定制造商手机的芯片就是一个 ASIC。完全由用户定制掩膜制造的芯片，或者部分由定制掩膜制造部分由门阵列组成的芯片。

- N$ ~8 [7 H# u- w* G' ?- K封装地
( [7 w: B- \9 u) z封装材料会因供应商而有所不同。在某些情况下，Xilinx 会利用多个供应商，因此在必要时会列出每个供应商所使用的封装材料。要找到适用于您的器件的信息，请参考物理包装上的顶部标记。您还可以从材料数据申报数据表 (MDDS) 中获取该信息。
9 f! q- r: e6 M8 p3 S, S' k# R  ^
6 K, a# V- i) h! q/ M1 }( x" I

• 装配 A：数字“A”或“F”作为第一个字符出现在包装顶部标记的第四行中。
• 装配 R：数字“R”位于包装顶部标记的第三行中。（如 VQ44ART0233）。
• 装配 D：数字“D”作为第一个字符出现在包装顶部标记的第四行中。
  : h8 Y7 f# M% b$ L

3 M& M0 S* z$ @8 ~* e7 ?断言
% T7 N3 }+ ]( @. ]警告信息，在仿真和预期值中出现不一致时会激活该信息。系统将支持用户定义断言和自动断言。
: M6 [8 w; }" `: Y5 F7 g; l( }  p' a
异步调试
是一种调试模式，在该模式下将不依赖系统时钟来采集数据。

异步逻辑
3 X/ g! K2 [7 C. b) w- P& C其变化状态不依赖于时钟变化的逻辑 是一种信号，在断言与时钟无关的信号时会立即执行其预期的函数。

异步寄存器
1 x/ T& b, l+ N4 F) T' ^是一种寄存器，其状态变化不依赖于时钟的变化。
. w3 P/ b" Z- f/ ~. N
; Z# q+ z" u, A7 |2 z8 L异步传输模式 (ATM)
以固定大小数据包的方式在高速电信通道上传输语音、数据和视频的方法。

6 _+ r( ~- Y0 s- q* \' L1 tATM
查看 异步传输模式
4 b0 @6 k1 ~5 X  K
3 {" T0 K, g, R属性
0 S# S6 b' [0 W" e0 m; d7 P位于 FPGA 或 CPLD 原理图中的符号或网络上的说明，用于表示其位置、实现、命名、方向或其他属性。

AV
8 w7 @8 a, m5 W视听

AVB
音视频桥
5 H( O( e6 c; h6 J0 L
AXI
; k2 |& N! P2 F& E9 ~高级可扩展接口协议. 针对于高性能、高时钟频率系统的总线协议设计并包含众多特性，使其理想适用于高速亚微米级互联。

B
8 {/ n4 ?" d' [+ r  Y
逆向注解
将布局布线以后的时序信息反标回网表。
1 r" a. B2 F' d. O
BAR
1 N0 q& Y" M0 }基地址寄存器
  ~# c3 G0 T' e% [7 \: S$ j0 m" O
( M! B' D, a( }BBD 文件
黑盒定义文件。BBD 文件会列出外设使用的网表文件。

$ ~+ H/ g" o+ B8 i) lBBRAM
; n8 c1 D1 G/ k7 v电池供电的 RAM

BBU
基带单位
& b0 z! \0 T+ u, k0 z
" v& E, X5 ]5 z3 K# dBCH
' M8 u9 @& X1 @( R9 f  L: V广播信道
3 h; i3 R' ~4 U
BCR
& ?; s0 p/ [) p" O桥控制寄存器
; w* X0 _) S, A7 Z; H
- ?" O4 \( C8 b7 hBE
字节使能
' `2 Y$ D; E4 U- c  f3 X
( R. z) h3 @( \行为
进程语句中指定的一系列顺序语句。
; ?& X) N% b& }1 W- o' _3 L
5 s! n6 p/ S7 s$ O2 Z: L* F- b# D行为设计
& S7 z: O! y" A- ^3 W3 o1 T: \基于文本而不依赖于技术的设计，它将高级功能性与高级信息流融合在一起。

行为设计方法
' \6 x7 Y- }) X使用文本语言而不是互连符号原理图来定义电路的方法。

行为仿真
8 b& m8 Y! J  ~通常会在使用硬件描述语言 (HDL) 输入的设计中执行行为仿真。 在 HDL 设计的预综合阶段会执行此类仿真。功能性仿真会检查 HDL 代码是否描述了所需的设计行为。行为仿真是一种仿真过程，将通过解释定义该设计的方程来执行仿真过程。方程不需要转换为表示这些方程的逻辑。
: G/ P0 j' n7 ]' N+ T( z
BEL 布局约束
1 `' h5 X4 B; a/ Y1 I- [可以为已将布局站点分配至逻辑器件门的叶级实例分配基本元素 (BEL) 约束。在分配 BEL 约束时，会导致 LOC 和 BEL 约束“固化”并写入到为该实例导出的 UCF 文件中。这些 LOC 会作为其各自分配站点中的矩形或站点中的逻辑函数符号显示在“器件”视图中，具体要取决于缩放级别。
7 k, ~9 ]& h: k3 }3 S: M7 v
BFL
总线功能语言

' k' g, R  N# V) R5 |* aBFM
9 U7 n4 }: W3 t8 `& K4 V9 I: H总线功能模式
5 M; Y1 L3 w/ R% ~) c) B
4 r9 n. {4 k' ?! K7 r/ J  SBFN
B 帧的数目

9 ^! v5 ]/ Q" _! E) r* Y7 ]BIER
7 V4 g4 ?3 `& l桥中断使能寄存器

' e/ z2 _* U9 @/ i9 Y二进制计数器
在基数 2 中实现的计数器。
+ F- ^/ u' u! [, k/ M. B
二进制编码
7 T: Q- z$ y- j* t' }' k二进制或最大编码是一种状态机编码类型，它使用最少量的寄存器进行状态机编码。每个寄存器都会发挥其最大的功能性。

! I; F6 x5 b2 y1 zBIR
桥中断寄存器
% C  H. b2 a/ m
BIT 文件
, {( F7 o4 Z: m/ x% p" K比特流文件。

/ K( [3 n4 V$ _/ m6 U& W9 e; UBitgen
8 g. {# P- c% m% V7 D4 B, N) Q是为 Xilinx 器件配置生成比特流的程序。BitGen 会将完整路由的本地电路描述 (NCD) 文件作为其输入，并生成一个配置比特流，它是一个带有 .bit 扩展名的二进制文件。
' q3 {. k# R2 x' |
& b) @! ?0 J. [( }1 hBitInit
比特流初始化工具。会在 FPGA 上初始化处理器的指令存储器，并在 FPGA block RAM 中存储指令存储器。

比特流
比特流是一种数据流，它包含器件逻辑的位置信息，也就是可配置逻辑模块 (CLB)、输入/输出模块 (IOB)、3 态缓冲器 (TBUF)、引脚和路由元素的位置信息。比特流还包括空的占位符，它们将使用读回期间器件发送的逻辑状态来填充。仅触发器、RAM 和 CLB 输出等存储器元件才会与这些占位符相对应，因为其内容可能会从一种状态变为另一种状态。在将比特流下载到器件上时，比特流会配置器件逻辑并进行器件编程，以便您可以读回该器件的状态。比特流文件的扩展名为 .bit。

2 ^8 G3 Y2 U7 g+ @8 V, A模块

• 包含一个或多个逻辑函数的组。
• 原理图或符号表。系统提供了四种类型的模块：
  ; g' d9 d7 W0 y; c  O2 K

        1.复合模块表示该设计是分层结构的设计。复合模块是表示基本原理图或网表的符号。
$ X2 ~% t' g& V        2.模块化模块是不具有基本原理图的符号。模块化模块也称为基元。
( K& d2 {$ ]4 |6 Y" A, P: {1 F        3.引脚模块用于表示原理图引脚。
        4.注释模块是没有电气连接功能的符号，它仅用于技术文档和图形中。
4 _8 n3 D" }! W7 L/ k
8 X" u6 I, y3 b
block RAM
# j7 N6 l* j: r' L- K内置在器件中的随机访问存储器模块，它有别于分布式的、基于 LUT 的随机访问存储器。

3 B6 K& Q2 E& e5 ~BMCA
9 y/ L4 I1 E' }) A# i最佳主时钟算法

+ j0 a+ w; u- W6 _# m! A, @. s6 J' TBMM 文件
+ d5 m9 j4 X: |$ w2 HBlock RAM 存储器映射 (BMM) 文件是一个文本文件，它对各个 block RAM 如何组成相邻的逻辑数据空间进行了语法描述。Data2MEM 会使用 BMM 文件将数据转换为正确的初始化格式。由于 BMM 文件是文本文件，因此您可以直接编辑它。
2 q8 k' N+ H! O7 w  T$ P
自下而上的设计
  h9 z1 e7 ]/ g, Z9 {3 T0 G- N' z是 HDL 的设计方法，其中已定义的 HDL 模块会合并到一个所需的整体设计行为中。并且，首先会完成设计的最低层部分。仅在完成低层构建模块后，才能完成设计中的更高层模块。此方法通常用于原理图采集程序中。
$ Y7 `8 W! P; H8 T, @3 g$ D
6 z8 r9 X: w4 w边界扫描
7 I. Z( F  Y8 I* ^8 K对电子组件进行板级测试所使用的方法。主要目的是为了测试芯片的 I/O 信号和 IC 之间的互连。 边界扫描是一种方法，它通过称为测试访问端口 (TAP) 的标准接口来观察和控制所有新芯片的 I/O 信号。边界扫描架构包括四个专用的 I/O 控制引脚，IEEE 规范 1149 中对此进行了说明。
: k, k  `# b, }* Z% m
+ s1 Y: @1 a0 y& Z3 L断点
9 [3 v% U$ F7 D0 q( j是一种条件，仿真器在此条件下会停止执行仿真命令。

' s7 o7 |, R& jBRG
2 a: Q! P$ X; F9 |! v波特率生成器
; O9 L8 ?/ \3 O. u1 l. s/ P$ T
5 r" m, T! h9 G1 s" ^BRPR
# T4 t, w2 |& b- e波特率分频器
, j: ]5 E5 i: I
2 q- I3 n$ ]" p% ?0 q& LBRR
缓冲区就绪寄存器

$ x/ o: Z  b' N. t% d+ kBSB
1 z$ x8 s" o1 G* nBase System Builder。是一个向导，用于在 Xilinx® Platform Studio (XPS) 中创建完整的设计。BSB 也是在 Base System Builder 中使用的文件类型。

8 }! Q- H- N- B% O" `/ b4 fBSP
板级支持包/比特流处理器

4 n1 a: G3 T0 H/ C7 I8 S5 O; Q: EBTL
位时序逻辑
# A0 X; y% ], |% Z  o
3 z6 n5 \4 f% `9 t& [7 i" zBTR
位时序寄存器

# p  o" |% A2 {5 Y9 R$ ^  u% f) F8 zBTS
收发器基站

BTT
* B* d# z. P$ I5 J* R9 t5 o字节传输
7 X. ?* [8 ]$ _! e6 S
缓冲器
用于增加弱信号电流或驱动力，从而增加信号扇出能力的一个存储元件。

BUFG
Global Buffer (Xilinx® FPGA 元件)

BUFT
三态缓冲器。
* e, h( w! ^" i- Q
+ I9 l- Q  }* \# ]7 z1 d# I1 Q# e2 p基于字节的 PROM
可编程只读存储器 (PROM)，一次输出一个字节数据。
3 k3 X, b* B4 X! o! N  y) `+ B

wu68aq

看看