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FPGA --- Verilog基础知识(状态机与序列检测)

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发表于 2019-8-11 08:00 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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状态机
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1 h5 _2 I& u% h状态机分moore机和mealy机,其中:" q$ k5 t" ^- q" w# ^
% ~/ N! Y1 O' q3 ^1 f
  p4 T! L$ Z& i4 y- v6 x$ e! w
  • moore机的输出只与状态有关
  • mealy机的输出与当前状态和输入都有关
  • 体现在状态转移图上就是,moore机的输出在状态圆圈内,mealy机的输出在转移曲线上
  • moore完全描述状态转移图会比mealy机多一个状态
  • 体现在verilog代码中就是,moore机的最后输出逻辑只判断state,mealy机的输出逻辑中判断state && input) N' `5 U. @1 \) n  M3 x$ _

- {5 N0 n- @7 E% U2 q% G* [( R: K! W4 T" H, T

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