请教大神，要怎么样才能对scl这个时钟进行约束呢？

paprill · 发表于 2019-8-8 12:26

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本帖最后由 paprill 于 2019-8-8 12:35 编辑

大家好。使用的是xilinx的FPGA，综合的工具是ISE，现在编写了一个iic的代码，由于设计的iic是主从适用的，所以scl引脚是双向端口，并且scl有用来做一些逻辑。在综合编译完成后，Timing Constraints的Clock Domains选项中找不到scl这个时钟信号。请教大神，要怎么样才能对scl这个时钟进行约束呢？

麻烦帮忙解答一下，非常感谢！

Taio · 发表于 2019-8-8 16:04

路过帮顶

ygcgsa · 发表于 2019-8-8 16:04

同问

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