（Xilinx）在FPGA中LVDS差分高速传输是怎样实现的（中）

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Spartan-3E系列FPGA器件差分I/O接口输出工作的特性参数:

From:Spartan-3E FPGA Family:Complete Data Sheet    p127

Xilinx公司差分原语的使用

（原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。）

关于Xilinx原语的详细介绍，可以参考下面文章

1）FPGA开发实用教程  第4节 Xilinx公司原语的使用方法

2）ISE的Help—sofeware Manuals

差分I/O端口组件

1）           IBUFDS

IBUFDS原语用于将差分输入信号转化成标准单端信号，且可加入可选延迟。在IBUFDS原语中，输入信号为I、IB，一个为主，一个为从，二者相位相反。
IBUFDS的逻辑真值表所列，其中“-*”表示输出维持上一次的输出值，保持不变。

表IBUFDS原语的输入、输出真值表

IBUFDS原语的例化代码模板如下所示：
/ q- g: V( X0 d. |" ~& M- j
% t3 U& k  W/ Q, J9 Q" r// IBUFDS: 差分输入缓冲器（Differential Input Buffer）
9 q# a4 H! |* w' K// 适用芯片：Virtex-II/II-Pro/4, Spartan-3/3E
// Xilinx HDL库向导版本，ISE 9.1
IBUFDS #(
.DIFF_TERM("FALSE"),
( U0 O3 ~; r( \8 c: J( f// 差分终端，只有Virtex-4系列芯片才有，可设置为True/Flase
+ t. x& g" a, \* F; {.IOSTANDARD("DEFAULT")
// 指定输入端口的电平标准，如果不确定，可设为DEFAULT
! j/ m$ r/ w  i: u' W) IBUFDS_inst (
.O(O), // 时钟缓冲输出
4 O. y5 {' H4 @.I(I), // 差分时钟的正端输入，需要和顶层模块的端口直接连接
0 Q- k5 T. I% [, o.IB(IB) // 差分时钟的负端输入，需要和顶层模块的端口直接连接
);
// 结束IBUFDS模块的例化过程
- A! F) U! y! [( h9 Z1 c
+ F) _, Q% e: x" X  }' W: ^( G' F

http://www.xilinx.com/itp/xilinx6/books/data/docs/lib/lib0229_197.html

! s" M+ g) j" X; K  a

Verilog Instantiation Template

IBUFDS instance_name (.O (user_O),

                                  .I (user_I),

                                  .IB (user_IB));

在综合结果分析时，IBUFDS的RTL结构如图所示。

图IBUFDS原语的RTL结构图

2)        OBUFDS

OBUFDS将标准单端信号转换成差分信号，输出端口需要直接对应到顶层模块的输出信号，和IBUFDS为一对互逆操作。OBUFDS原语的真值表如表所列。

表OBUFDS原语的真值表

OBUFDS原语的例化代码模板如下所示：
' [" {. ?6 u" O: E* a) H( B! c6 e
// OBUFDS: 差分输出缓冲器（Differential Output Buffer）
// 适用芯片：Virtex-II/II-Pro/4, Spartan-3/3E
9 z" d+ \6 m7 {8 ~// Xilinx HDL库向导版本，ISE 9.1
/ P: Y2 w% h' n0 J3 K. i' i7 bOBUFDS #(
: q% W" L$ n$ i9 k/ q" }- L% A.IOSTANDARD("DEFAULT")
// 指名输出端口的电平标准
+ k' q+ c& e! p& @4 F, ]+ ^9 j) OBUFDS_inst (
.O(O), // 差分正端输出，直接连接到顶层模块端口
.OB(OB), // 差分负端输出，直接连接到顶层模块端口
.I(I) // 缓冲器输入
);
// 结束OBUFDS模块的例化过程

http://www.xilinx.com/itp/xilinx5/data/docs/lib/lib0317_301.html

Verilog Instantiation Template

OBUFDS instance_name (.O (user_O),

                                  .OB (user_OB),

                                  .I (user_I));

在综合结果分析时，OBUFDS原语的RTL结构如图所示。

图OBUFDS的RTL结构图

3) IOBUFDS

IOBUFDS原语真值表

IOBUFDS的RTL结构图

6 Y; F7 r( G! n6 G  O4 H# S+ e) U

7 h! S, s: _& d

xixihahaheihei

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雷北城

在FPGA中LVDS差分高速传输是怎样实现的