（Xilinx）在FPGA中LVDS差分高速传输是怎样实现的（上）

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低压差分传送技术是基于低压差分信号(Low Volt-agc Differential signaling)的传送技术，从一个电路板系统内的高速信号传送到不同电路系统之间的快速数据传送都可以应用低压差分传送技术来实现，其应用正变得越来越重要。低压差分信号相对于单端的传送具有较高的噪声抑制功能，其较低的电压摆幅允许差分对线具有较高的数据传输速率，消耗较小的功率以及产生更低的电磁辐射。

LVDS：Low Voltage Differential Signaling，低电压差分信号。

LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。

LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。

差分信号抗噪特性

从差分信号传输线路上可以看出，若是理想状况，线路没有干扰时，

在发送侧，可以形象理解为：

IN= IN+ — IN-

在接收侧，可以理解为：

IN+ — IN- =OUT

所以：

OUT = IN

在实际线路传输中，线路存在干扰，并且同时出现在差分线对上，

在发送侧，仍然是：

IN = IN+ — IN-

线路传输干扰同时存在于差分对上，假设干扰为q，则接收则：

(IN+ + q) — (IN- + q) = IN+ — IN- = OUT

所以：

OUT = IN

噪声被抑止掉。上述可以形象理解差分方式抑止噪声的能力。

欲了解更多LVDS，可以参考《LVDS原理与应用简介》

From: 美国国家半导体的《LVDS用户手册》P9

FPGA中的差分管脚

     为了适用于高速通讯的场合，现在的FPGA都提供了数目众多的LVDS接口。如Spartan-3E系列FPGA提供了下列差分标准：

? LVDS

? Bus LVDS

? mini-LVDS

? RSDS

? Differential HSTL (1.8V, Types I and III)

? Differential SSTL (2.5V and 1.8V, Type I)

? 2.5V LVPECL inputs

所拥有的差分I/O管脚数目如下

From:Spartan-3E FPGA Family:Complete Data Sheet   p5

I/O管脚的命名方式：

From:Spartan-3E FPGA Family:Complete Data Sheet    p164

From:Spartan-3E FPGA Family:Complete Data Sheet    p18

Spartan-3E系列FPGA器件差分I/O接口输入工作的特性参数:

From:Spartan-3E FPGA Family:Complete Data Sheet    p126

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