由连续分配语句和电线声明引起的“严重警告：[Synth 8-3352]多驱动网络”，是什么....

littlestupid

由连续分配语句和电线声明引起的“严重警告：[Synth 8-3352]多驱动网络”，是什么原因？？？
; M# b: H. i& u# R% X

relchhiclty

问题是由于Verilog中的reg声明和电线声明之间的区别。

如果您有类型reg的声明，如下所示：
" W# W* I* f! i9 I
reg my_signal = initial_value;
/ X& h, B1 W0 X  v. X
这被视为初始条件。
' t: @) g) q8 H* ]+ [4 e
9 e0 v; b& E. u" E但是，如果您的语句如下所示：

8 |9 n' P- q' D0 c0 Awire my_signal = initial_value;
# E( |- ~7 T! I. x" S
5 Z- Y! Y) \+ [1 J; K1 M这被视为连续的赋值语句而不是初始条件。
/ D' V7 X; }! N0 \% N
9 a3 j8 D1 |* n因此，如果my_signal有另一个assign语句，您将获得多驱动的严重警告。
7 G% q! D0 j- j& H1 W
5 ~! F7 y8 r+ M* \' d: G1 ?解决方案是修改您的RTL。