基于FPGA的巴克码相关器设计与研究

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基于FPGA的巴克码相关器设计与研究

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7 Y. _" v6 f* D5 i9 z分析巴克码的设计及其相关的特点与原理,用Verilog语言编写相关器,利用FPGA实现13位巴克码相关器,并对其用ModelSIM仿真。仿真证明输出了最大功率主副比,有效抑制了旁瓣,并为雷达工程中巴克码的应用提供更坚实的理论基础。

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基于FPGA的巴克码相关器设计与研究