有高人知道怎么在AD6里建立VHDL模块！！

linstaryu · 发表于 2008-3-7 09:09

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有高人知道怎么在AD6里建立VHDL模块！！据说AD6支持VHDL这块，不过这方面的资料很少，想用VHDL语言仿真，如何进行，有没高人指点迷津！

只看该作者 · 发表于 2008-3-7 09:30

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linstaryu · 发表于 2008-3-7 09:38

原帖由 cjf 于 2008-3-7 09:30 发表 ! L( A/ t: W# B2 {
没有用过,我觉得你可以打开AD6自带的VHDL例子看一看(\Altium Designer 6\Examples\VHDL Simulation),应该有帮助

谢谢～～！我看过了，呵呵。有例子，不过不知道如何把语言程式保存转换格导入到原理图，操作不详，资料我也找不到，

不会弄了。

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