如何使用Vivado Simulator运行时序仿真？？？

beachsun

如何使用Vivado Simulator运行时序仿真？？？
& ^2 ~$ ^% p, g4 C: ?6 L& p) X

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借用人家的解，给你参考：Vivado IDE ：
! v" W' M, P+ l. Z6 m$ w  @( a

• 在Vivado项目中，运行Synthesis或Implementation。
  
• 如有必要，请指定Vivado Simulator Simulation设置。
• 从Flow Navigator中选择
  运行仿真>运行后综合时序仿真
  要么
  2 V5 t& I. ]. T% O5 W; v, B运行仿真>运行后实施时序仿真 。
    k. ?0 u4 H. Q6 m4 q4 Y: v只有在成功运行综合或实施时，该选项才可用。
  $ }8 C' I8 x; F0 |0 s, M3 {
  1 S7 c- B$ N% M

" m$ _  e) l: t2 b1 D
3 Q* `$ p  z/ U4 a5 Q. i5 v从命令行运行 ：

• 为设计生成Verilog时序仿真网表。
  , C$ h, F/ w3 Q0 ]' q/ t4 k
  9 j7 b* Q2 |6 W' R
  

示例 ：

, E$ t5 F% Y; Y+ L1 C2 P( Q: W

open_checkpoint top.dcp
write_verilog -mode timesim -sdf_anno true top_timesim.v
0 x# f+ T+ E5 g' E

2.生成SDF延迟文件，并注释所有时序延迟。
+ O: }6 z, E- d示例 ：
9 }( l. z- Z8 U+ C6 Z0 `* w

write_sdf top_timesim.sdf
) K# j" K1 i6 G: q0 z

3.解析单个文件或项目文件，通过适当地注释SDF文件来详细说明并生成快照，然后进行仿真。
& s4 l4 S, e0 ^, Y* W# Y
  D7 I/ }2 \! R6 |9 AVivado仿真器模型使用互连延迟。
  L8 H0 k9 p( E
  q; i% f* f( P因此，正确的时序仿真需要额外的开关，如下所示：
% r) T" f/ O6 ?1 {4 ]
6 c6 {9 O1 m) {

-transport_int_delays -pulse_r 0 -pulse_int_r 0

示例 ：
. y8 P0 ?$ ~, @

xvlog top_timesim.v
' D" A% n1 c5 N' hxvlog testbench.v
: s" p* h) c$ P5 Nxvlog $ XILINX_VIVADO / data / verilog / src / glbl.v
0 {; {0 l) s; ?3 f0 c; R7 L& oxelab -debug典型-maxdelay -L secureip -L simprims_ver -transport_int_delays -pulse_r 0 -pulse_int_r 0 testbench glbl -s top_timesim
xsim top_timesim -gui

* ~6 W% _& `3 p0 M9 M8 f


$ f1 e9 `" t) v  g" \, Q$ }3 q

% V& e8 C# I3 ?. W# j3 E2 ]2 n
& Z- o7 C2 ^# x% j
7 z* I; [" n* e