FPGA --- Verilog基础知识（时序逻辑之寄存器）

thinkfunny

寄存器
3 i  @1 j. X( M, e

同步时序电路设计风格下建议所有的输出都是reg型，也就是最后的输出要有一个寄存器（边沿触发）。
% F& a; H9 f4 J  b2 a( z$ r/ Z常用的寄存器有不带置位和重置的简单DFF，异步置位同步释放的DFF，异步置位重置同步释放的DFF。
  y+ z8 c  B# P- S9 n/ U. G9 A

, s1 b; b2 n8 C2 `% b* f2 v( X1 ~

游客，如果您要查看本帖隐藏内容请回复

6 Q3 ^% c; D( B  m
' r1 m' ^4 p  J) g9 m2 H7 E1 o4 u
4 j3 J$ K0 ~& M
+ k& |' ]3 C5 y

wu68aq

学习一下，谢谢分享